半导体器件的源极/漏极结构的制作方法与工艺

半导体器件的源极/漏极结构相关申请的交叉引用本申请要求要求于2013年3月13日提交的标题为“Source/DrainStructureofSemiconductorDevice”的美国临时专利申请第61/780,271号的优先权，其全部内容结合于此作为参考。技术领域本发明涉及集成电路制造，更具体而言，涉及具有源极/漏极结构的半导体器件。

背景技术：
半导体产业在追求更大的器件密度、更好的性能以及更低的成本的过程中已进展到纳米级的技术工艺节点，来自制造和设计方面的挑战已产生了诸如鳍式场效应晶体管（FinFET）的三维设计的发展。典型的FinFET被制造为具有从衬底延伸的薄型垂直“鳍”（或鳍结构），例如通过蚀刻掉衬底的硅层的一部分来形成这种鳍。在这种垂直的鳍中形成FinFET的沟道。栅极设置在鳍上方（例如，包裹）。沟道两侧都具有栅极允许栅极从两侧控制沟道。此外，利用选择性生长硅锗（SiGe）而在FinFET的源极/漏极（S/D）部分中形成的应变材料可以用来提高载流子的迁移率。然而，在互补金属氧化物半导体（CMOS）的制造中，存在实施这些特征和工艺的挑战。例如，S/D延伸件的非均匀掺杂分布可引起诸如击穿效应和泄漏的FinFET特性的波动，从而降低器件的性能。随着栅极长度和器件之间的间距的减小，这些问题更为突出。

技术实现要素：
根据本发明的一个方面，提供了一种场效应晶体管，包括：衬底，包括主表面和位于主表面下方的腔；栅极堆叠件，位于衬底的主表面上；间隔件，与栅极堆叠件的至少一侧相邻；浅沟槽隔离（STI）区域，设置在栅极堆叠件的一侧，STI区域位于衬底内；以及源极/漏极（S/D）结构，分布在栅极堆叠件和STI区域之间。S/D结构包括：应变材料，位于腔中，应变材料的晶格常数与衬底的晶格常数不同；和S/D延伸件，设置在衬底和应变材料之间，S/D延伸件包括在间隔件下方延伸并且基本上垂直于主表面的部分。优选地，腔包括在间隔件下方延伸的部分。优选地，腔包括在栅极堆叠件下方延伸的部分。优选地，衬底的主表面和腔的底面之间的高度在约30nm至约60nm之间的范围内。优选地，S/D延伸件的第二厚度小于或等于间隔件的第一厚度。优选地，第二厚度与第一厚度的比率介于0.1至1之间。优选地，S/D延伸件包括SiP、SiCP或SiGeB。优选地，应变材料包括SiP、SiCP或SiGeB。优选地，S/D延伸件的第一掺杂浓度小于应变材料的第二掺杂浓度。优选地，第一掺杂浓度与第二掺杂浓度的比率介于0.01至0.1之间。优选地，应变材料在衬底的主表面上方延伸。优选地，应变材料不在衬底的主表面上方延伸。根据本发明的另一方面，提供了一种制造场效应晶体管的方法，包括：提供包括主表面的衬底；在衬底内形成浅沟槽隔离（STI）区域；在衬底的主表面上形成与STI区域相邻的栅极堆叠件；形成与栅极堆叠件的至少一侧相邻的间隔件；使衬底凹进以形成与间隔件相邻的源极/漏极（S/D）凹槽；在第一温度下，将S/D凹槽暴露于包括XeF2、NH3和H2的蒸汽混合物；将衬底加热至更高的第二温度以形成在间隔件下方延伸的S/D腔；选择性生长S/D延伸件使其部分填充在S/D腔中；以及选择性生长填充在S/D腔中的应变材料。优选地，在温度介于约20℃和约100℃之间的条件下实施在第一温度下将S/D凹槽暴露于包括XeF2、NH3和H2的蒸汽混合物的步骤。优选地，在温度介于约120℃和约200℃之间的条件下实施将衬底加热至更高的第二温度的步骤。优选地，利用各向异性等离子体蚀刻工艺来实施使衬底凹进以形成与间隔件相邻的源极/漏极（S/D）凹槽的步骤。优选地，利用LPCVD工艺来实施选择性生长S/D延伸件使其部分填充S/D腔的步骤。优选地，S/D延伸件是SiCP，并且在温度介于约400℃和约800℃之间且压力介于约1Torr和约100Torr之间的条件下，将SiH4、CH4、PH3和H2用作反应气体来实施LPCVD工艺。优选地，S/D延伸件是SiGeB，并且在温度介于约400℃和约800℃之间且压力介于约1Torr和约200Torr之间的条件下，将SiH2Cl2、SiH4、GeH4、HCl、B2H6和H2用作反应气体来实施LPCVD工艺。优选地，利用LPCVD来实施选择性生长填充在S/D腔中的应变材料的步骤。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制而且仅仅用于说明的目的。实际上，为了清楚讨论起见，各种部件的尺寸可以被任意增大或缩小。图1是示出根据本发明的各个方面制造半导体器件的源极/漏极结构的方法的流程图；以及图2至图12是根据本发明各个实施例的包括源极/漏极结构的半导体器件在不同制造阶段的截面图。具体实施方式应当理解，为了实现本发明的不同特征，以下公开提供了许多不同的实施例或实例。以下描述了部件和布置的具体实例以简化本发明。当然这些仅仅是实例但并不旨在限制本发明。例如，以下描述中第一部件形成在第二部件的上方或上面可包括其中第一部件和第二部件直接接触形成的实施例，也可包括其中附加的部件可形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本发明可能在各个实例中重复参考数字和/或字母。这种重复只是为了简明和清楚的目的，但其本身并不表明所讨论的各个实施例和/或结构之间的关系。参考图1，根据本发明的各个方面示出了制造半导体器件的源极/漏极（S/D）结构的方法100的流程图。方法100开始于步骤102，其中，提供包括主表面的衬底。方法100继续至步骤104，其中，在衬底内形成浅沟槽隔离（STI）区。方法100继续至步骤106，其中，在衬底的主表面上形成与STI区相邻的栅极堆叠件。方法100继续至步骤108，其中，形成与栅极堆叠件的一侧相邻的间隔件。方法100继续至步骤110，其中，使衬底凹进以形成与间隔件相邻的S/D凹槽。方法100继续至步骤112，其中，在第一温度下，使S/D凹槽的表面暴露于包括XeF2、NH3和H2的蒸汽混合物。方法100继续至步骤114，其中，加热衬底至更高的第二温度以形成在间隔件下方延伸的S/D腔。方法100继续至步骤116，其中，选择性生长S/D延伸件使其部分填充在S/D腔中。方法100继续进行步骤118，其中，选择性生长填充在S/D腔中的应变材料。以下的讨论说明了能够根据图1的方法100制造的半导体器件的实施例。图2至图12是根据本发明各个实施例的包括源极/漏极（S/D）结构250的半导体器件200在不同制造阶段的截面图。如本发明所使用的，术语半导体器件200代表鳍式场效应晶体管（FinFET）200。FinFET200指代任何基于鳍的多栅极晶体管。在一些实施例中，术语半导体器件200代表平面金属氧化物半导体场效应晶体管（MOSFET）。其他的晶体管结构和类似结构都在本发明的预期范围内。半导体器件200可以包括在微处理器、存储器单元和/或其他集成电路（IC）中。应当注意的是，在一些实施例中，执行图1中提到的操作不能生产出完整的半导体器件200。可使用互补金属氧化物半导体（CMOS）技术加工来制造完整的半导体器件200。因此，应当理解，可以在图1的方法100之前、期间和/或之后提供附加的工艺，并且本发明中只是简要描述了其他的一些工艺。而且，简化图2至图12以更好的理解本发明的概念。例如，尽管附图示出了半导体器件200，但是应当理解，IC可包括多个包括电阻器、电感器、电容器、熔丝等的其他器件。参考图2和图1中的步骤102，提供包括主表面202s的衬底202。在至少一个实施例中，衬底202包括晶体硅衬底（例如，晶圆）。根据设计要求，衬底202可以包括各种掺杂区（例如，p型衬底或n型衬底）。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可以掺杂有诸如硼或BF2的p型掺杂剂、诸如磷或砷的n型掺杂剂和/或它们的组合。掺杂区可被配置为用于n型FinFET，或者可选地被配置为用于p型FinFET。在一些实施例中，衬底202可以由其它一些合适的元素半导体（诸如金刚石或锗）、合适的化合物半导体（诸如砷化镓、碳化硅、砷化铟或磷化铟）或合适的合金半导体（诸如硅碳化锗、磷砷化镓或磷化铟镓）制成。此外，衬底202可以包括外延层（epi-layer），其可产生应变以使性能增强和/或可包括绝缘体上硅（SOI）结构。在一个实施例中，在半导体衬底202的主表面202s上形成焊垫层204a和掩模层204b。焊垫层204a可以是包括使用热氧化工艺形成的氧化硅的薄膜。焊垫层204a可用作半导体衬底202和掩模层204b之间的粘合层。焊垫层204a还可用作蚀刻掩模层204b时的蚀刻停止层。在一个实施例中，例如，使用低压化学汽相沉积（LPCVD）或等离子体增强化学汽相沉积（PECVD）由氮化硅形成掩模层204b。掩模层204b在后续的光刻工艺中用作硬掩模。在掩模层204b上形成感光层206，然后使其图案化，从而在感光层206中形成开口208。如图3至图5和图1中步骤104所述，为了在衬底202内形成浅沟槽隔离（STI）218区，通过在衬底202中形成鳍212来产生图3中的结构。穿过开口208来蚀刻掩模层204b和焊垫层204a以暴露下面的半导体衬底202。然后蚀刻暴露的半导体衬底以形成低于半导体衬底202的主表面202s的沟槽210。在描述的实施例中，为简单起见，位于沟槽210之间的部分半导体衬底202形成一个半导体鳍212。在一些实施例中，FinFET200可以包括不止一个鳍，例如，三个鳍或五个鳍。在描述的实施例中，半导体鳍212包括上部212u和下部212l（以虚线分隔）。在一些实施例中，上部212u和下部212l包括诸如硅的相同的材料。然后去除感光层206。接下来，实施清洗以去除半导体衬底202的原生氧化层。可以使用稀释的氢氟（DHF）酸来进行清洗。然后可在沟槽210中选择性形成衬垫氧化层（未示出）。在一个实施例中，衬垫氧化层可以是厚度介于约至约之间的热氧化层。在一些实施例中，可以使用原位蒸汽生成（ISSG）等形成衬垫氧化层。形成的衬垫氧化层使沟槽210的拐角圆化，从而降低了电场，并因此改善了生成的集成电路的性能。图4示出了沉积介电材料214，接着进行化学机械抛光（CMP）工艺之后形成的结构。以介电材料214填充沟槽210。介电材料214可以包括氧化硅，因此在本发明中也被称为氧化物214。在一些实施例中，也可使用其他介电材料，诸如氮化硅、氮氧化硅、掺氟硅酸盐玻璃（FSG）或低k介电材料。在一些实施例中，可以将硅烷（SiH4）和氧气（O2）用作反应前体，使用高密度等离子体（HDP）CVD工艺形成氧化物214。在其他实施例中，可以使用次常压CVD（SACVD）工艺或高深宽比工艺（HARP）形成氧化物214，其中，工艺气体可以包括四乙氧基硅烷（TEOS）和臭氧（O3）。在其他实施例中，可以使用旋涂介电质（SOD）工艺（诸如氢倍半硅氧烷（HSQ）或甲基倍半硅氧烷（MSQ））形成氧化物214。在一些实施例中，在CMP工艺之后，去除掩模层204b和焊垫层204a。在一个实施例中，掩模层204b由氮化硅形成，可以采用湿法工艺利用热H3PO4去除掩模层204b，而如果焊垫层204a由氧化硅形成，则可以用稀释的HF酸去除焊接层204a。在一些实施例中，可以在使氧化物214凹进之后去除掩模层204b和焊垫层204a，其中凹进步骤在图5中示出。在一些实施例中，以其他半导体材料来代替鳍212的上部212u以提高器件性能。将氧化物214用作硬掩模，通过蚀刻步骤使鳍212的上部212u凹进。然后，外延生长诸如Ge的不同材料以填充凹进部分。在描述的实施例中，鳍212包括不同的材料，鳍212的上部212u是诸如Ge的材料而鳍212的下部212l是诸如Si的材料。在去除掩模层204b和焊垫层204a之后，通过蚀刻步骤使氧化物214凹进以暴露鳍212的上部212u，从而生成凹槽216和剩余的氧化物214（图5中所示）。以下将沟槽210中的氧化物214的剩余部分称为STI区218。在一个实施例中，可以使用湿蚀刻工艺来实施蚀刻步骤，例如，通过将衬底202浸渍在氢氟酸（HF）中。在另一实施例中，可以使用干蚀刻工艺来实施蚀刻步骤，例如，可以将CHF3或BF3用作蚀刻气体来实施干蚀刻工艺。在描述的实施例中，鳍212的上部212u从衬底主表面202s向下延伸至STI区218上表面218s，具有第一高度H1。第一高度H1可介于15nm至约50nm之间，尽管其也可能更大或更小。在描述的实施例中，上部212u包括源极/漏极（S/D）部分和位于S/D部分之间的沟道部分。沟道部分用于形成半导体器件200的沟道区。参考图6和图1中的步骤106，在衬底202内形成STI区218之后，通过在衬底202的主表面202s上形成与STI区218相邻的栅极堆叠件220而生成图6中的结构。从而，STI区218a位于栅极堆叠件220的一侧，而STI区218b位于栅极堆叠件220的另一侧。在一些实施例中，栅极堆叠件220包括栅极介电层222和位于栅极介电层222上方的栅电极层224。如图6所示，形成栅极介电层222以覆盖上部212u的沟道部分。在一些实施例中，栅极介电层222可包括氧化硅、氮化硅、氮氧化硅或高k介电质。高k介电质包含金属氧化物。用作高k介电质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和它们的混合物。在本实施例中，栅极介电层222是厚度介于约至约之间的高k介电层。可以使用适当的工艺（诸如原子层沉积（ALD）、化学汽相沉积（CVD）、物理汽相沉积（PVD）、热氧化、UV臭氧氧化或它们的组合）来形成栅极介电层222。栅极介电层222还包括界面层（未示出）以减少栅极介电层222和上部212u的沟道部分之间的损坏。界面层可以包括氧化硅。然后，在栅极介电层222上形成栅电极层224。在一些实施例中，栅电极层224可以包括单层或多层结构。在一些实施例中，栅电极层224可以包括多晶硅和非晶硅。在一些实施例中，栅电极层224可以包括金属（诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi）、功函数与衬底材料相匹配的其他导电材料或它们的组合。在本实施例中，栅电极层224的厚度介于约60nm至约100nm之间。可以使用诸如ALD、CVD、PVD、镀或它们的组合的适当工艺来形成栅电极层224。至此，工艺步骤提供了在衬底202的主表面202s上具有栅极堆叠件220的衬底202。通常，可以使用轻掺杂漏极（LDD）注入来改变S/D结构的S/D掺杂分布。通过引入LDD区域（即，S/D延伸件），降低了空间电荷区中的电场峰值并且使击穿和热电子效应减至最小。然而，位于鳍212的顶面和侧壁上的S/D延伸件的非均匀掺杂剂分布引起诸如击穿效应和泄漏的FinFET特性的波动，从而降低了器件的性能。因此，以下参考图7至图12所论述的处理可形成包括具有均匀掺杂剂分布的S/D延伸件的S/D结构以代替具有非均匀掺杂剂分布的LDD区域（即，S/D延伸件）。可以避免由S/D延伸件的非均匀掺杂剂分布引起的与FinFET特性的波动有关的问题。因此，申请人的方法可以实现器件的性能特性，诸如击穿效应和泄漏。如图7和图1的步骤108所示，为了制造具有半导体器件200的均匀掺杂剂分布的S/D延伸件（诸如图11和图12所示的S/D延伸件230），通过形成与栅极堆叠件220的一侧相邻的间隔件226（图1中的步骤108）来生成图7中的结构。在一些实施例中，间隔件226可包括氧化硅、氮化硅、氮氧化硅或其它合适的材料。间隔件226可以包括单层或多层结构。在描述的实施例中，可通过CVD、PVD、ALD或其他合适的技术在栅极堆叠件220上方形成介电层的覆盖层。然后，对介电层实施各向异性蚀刻以在栅叠层220的两侧形成一对间隔件226。间隔件226包括厚度范围介于约5nm至约15nm之间的第一厚度t1。在一些实施例中，仅在栅极堆叠件220的一侧形成间隔件226，从而生成不对称结构。参考图8和图1中的步骤110，在形成与栅极堆叠件220的一侧相邻的间隔件226之后，通过使衬底202凹进来形成与间隔件226相邻的S/D凹槽228而生成图8中的结构。将栅极堆叠件220和一对间隔件226用作硬掩模，实施各向异性等离子体蚀刻以使上部212u中未受保护或者暴露的S/D部分凹进，从而在主表面202s下方形成S/D凹槽228。在一些实施例中，可以将选自Cl2、HBr、NF3、CF4和SF6的化学物质用作蚀刻气体来实施蚀刻工艺。本领域的技术人员会认识到通过在栅极堆叠件220的两侧形成栅极间隔件可形成如图8所示的对称结构。在其它实施例中，通过仅在栅极堆叠件220的一侧形成栅极间隔件可形成非对称结构。所有这些实施例都在本发明的预期范围内。后续应用于图8的半导体器件200的CMOS工艺步骤包括形成在间隔件226下方延伸的S/D延伸件230（参见图12）以提供与半导体器件200的沟道区的电接触。如图9至图11和图1中的步骤112至116所示，在形成与间隔件226相邻的S/D凹槽228之后，通过汽相蚀刻工艺使衬底202进一步凹进来形成在间隔件226下方延伸的S/D腔236（参见图10），下文中会对此做出更为详尽的解释。汽相蚀刻工艺开始于将图8的结构引入到密封的反应室，其中汽相蚀刻工艺使用汽相反应物。蚀刻工艺是各向同性和自限性的，因为去除的材料量取决于会阻止汽相反应物与S/D凹槽的暴露表面之间的任何进一步的化学反应的非挥发性蚀刻副产物的阈值厚度。在一些实施例中，本发明中采用的汽相蚀刻工艺包括在第一温度下将S/D凹槽228的表面暴露于包括XeF2、NH3和H2的蒸气混合物232a（图1中的步骤112）。尽管反应机制不影响权利要求的保护范围，但是应认识到汽相蚀刻工艺是多步骤的工艺。如图9示意性地示出，对于第一步骤，可以在反应室中，在S/D凹槽228的表面上方、栅电极层224的表面上方以及包括间隔件226和STI区218的介电质的表面上方形成包括XeF2、NH3和H2的蒸汽混合物232a的毯式吸附反应物膜232b。在一些实施例中，在压力介于约10mTorr至约25mTorr之间并且第一温度介于约20℃至约100℃的条件下实施利用蒸汽混合物232a的第一步。对于第二步，吸附的反应物膜232b可与与其接触的凹进衬底202的暴露表面（即，S/D凹槽228的顶面）发生反应，从而在吸附的反应物膜232b（如图9所示）下方形成浓缩固体反应产物234。此外，吸附的反应物膜232b可很少或根本不与位于其下方并且与其接触的栅电极层224、间隔件226和STI区域218的表面发生反应。接下来，通过将衬底202加热至更高的第二温度以形成在间隔件226下方延伸的S/D腔236（图1中的步骤114）从而生成图10的结构。在一些实施例中，可以将衬底202加热至更高的介于约120℃至约200℃之间的第二温度，同时可以从反应室中抽出固体反应产物234和吸附的反应物膜232b的升华物。在一些实施例中，可以将衬底202加热至更高的介于约120℃至约200℃之间的第二温度，同时使载气在衬底202上方流动以从反应室中去除固体反应产物234和吸附的反应物膜232b的升华物。载气可以是任何惰性气体。在一些实施例中，载气包括N2、He或Ar。在一些实施例中，可以将衬底202转移到经过加热的腔室中，此腔室被加热至更高的介于约120℃至约200℃之间的第二温度，同时可以从经过加热的腔室中抽出固体反应产物234和吸附的反应物膜232b的升华物。在一些实施例中，可以将衬底202转移到经过加热的腔室中，此腔室被加热至更高的介于约120℃至约200℃之间的第二温度，同时使载气在衬底202上方流动以从经过加热的腔室中去除固体反应产物234和吸附的反应物膜232b的升华物。载气可以是任何惰性气体。在一些实施例中，载气包括N2、He或Ar。反应继续进行，直至去除了固体反应产物234和吸附反应物膜232b。蒸汽混合物232a蚀刻暴露的衬底202，从而使栅电极层224、间隔件226和STI区域218中的很少部分被去除或未去除。因此，在汽相蚀刻工艺结束时，汽相蚀刻工艺可去除衬底202的暴露部分以形成在间隔件226下方（且在主表面202s下方）延伸的S/D腔236。换句话说，腔236包括在间隔件226下方延伸的部分。在一些实施例中，S/D腔236包括在栅极堆叠件220下方延伸的部分（未示出）。在一些实施例中，在衬底202的主表面202s和腔236的下表面236b之间的第二高度H2介于约30nm至约60nm之间。在一些实施例中，第二高度H2大于第一高度H1。参考图11和图1中的步骤116，在形成在间隔件226下方延伸的S/D腔236之后，通过选择性生长S/D延伸件230并且使其部分填充S/D腔236，从而生成图11中的结构，其中，S/D延伸件230包括在间隔件226下方延伸并且基本上垂直于主表面202s的部分。在一些实施例中，S/D延伸件230的第二厚度t2小于或等于间隔件226的第一厚度t1。在一些实施例中，第二厚度t2与第一厚度t1的比率介于0.1至1之间。在一些针对n型FinFET的实施例中，N_S/D延伸件230包括SiP或SiCP。在描述的实施例中，可以用HF或其他合适的溶液来实施预清洗工艺以清洗S/D腔236。然后，通过LPCVD工艺来选择性生长诸如SiCP的N_S/D延伸件230以部分填充S/D腔236。在描述的实施例中，在温度介于约400℃至800℃之间并且压力介于约1Torr至15Torr之间的条件下，将SiH4、CH3SiH3、PH3和H2用作反应气体来实施LPCVD工艺。调节pH3分压可控制N_S/D延伸件230的磷掺杂浓度。在一些实施例中，N_S/D延伸件230包括范围介于约5×1019至8×1020atoms/cm3之间的第一活性磷掺杂浓度。与注入的LDD区域相比，具有更高活性掺杂剂浓度的N_S/D延伸件230可以提供较低的电阻。此外，具有均匀掺杂剂分布的N_S/D延伸件230可以减小FinFET的特性的波动。因此，申请人的方法可以实现器件的性能特性，诸如击穿效应和泄漏。在一些针对p型FinFET的实施例中，P_S/D延伸件230包括SiGeB。在描述的实施例中，可以用HF或其他合适的溶液来实施预清洗工艺以清洗S/D腔236。然后，通过LPCVD工艺选择性生长诸如SiGeB的P_S/D延伸件230以部分填充S/D腔236。在一个实施例中，在温度介于约400℃至约800℃之间并且压力介于约1Torr至约200Torr之间的条件下，将SiH2Cl2、SiH4、GeH4、HCl、B2H6和H2用作反应气体来实施LPCVD工艺。调节B2H6分压可控制P_S/D延伸件230的硼掺杂浓度。在一些实施例中，P_S/D延伸件230包括范围介于约5×1019至2×1020atoms/cm3之间的第一活性硼掺杂浓度。与注入的LDD区域相比，P_S/D延伸件230可以向沟道区域提供更高的应力。此外，具有均匀掺杂剂分布的P_S/D延伸件230可以减小FinFET的特性的波动。因此，申请人的方法可以实现器件的性能特性，诸如击穿效应和泄漏。参考图12和图1中的步骤118，在S/D腔236中形成S/D延伸件230之后，通过选择性生长填充在S/D腔236中的应变材料240来生成图12中的结构，其中，应变材料240的晶格常数与衬底202的晶格常数不同。在描述的实施例中，应变材料240在衬底202的主表面202s上方延伸，尽管它可能与主表面202s共面或低于主表面202s。换句话说，应变材料240不在衬底202的主表面202s上方延伸。在一些针对n型FinFET的实施例中，N_应变材料240包括SiP或SiCP。在描述的实施例中，可以通过LPCVD工艺选择性生长诸如SiCP的N_应变材料240以部分填充S/D腔236。在描述的实施例中，在温度介于约400℃至800℃之间并且压力介于约1Torr至100Torr之间的条件下，将SiH4、CH4、PH3和H2用作反应气体来实施LPCVD工艺。调节PH3分压可控制N_应变材料240的磷掺杂浓度。在一些实施例中，N_应变材料240包括范围介于约1×1018至3×1021atoms/cm3之间的第二磷掺杂浓度。在一些针对p型FinFET的实施例中，P_应变材料240包括SiGeB。在描述的实施例中，可以通过LPCVD工艺来选择地生长诸如SiGeB的P_应变材料240以部分填充S/D腔236。在一个实施例中，在温度介于约400℃至约800℃之间并且压力介于约1Torr至约200Torr之间的条件下，将SiH2Cl2、SiH4、GeH4、HCl、B2H6和H2用作反应气体来实施LPCVD工艺。调节B2H6分压可控制P_应变材料240的硼掺杂浓度。在一些实施例中，P_应变材料240包括范围介于约1×1018至1×1021atoms/cm3之间的第二硼掺杂浓度。在一些实施例中，将S/D延伸件230和应变材料240组合称为S/D结构250。在一些实施例中，S/D结构250分布在栅极堆叠件220和STI区域218之间。在一些实施例中，S/D延伸件230设置在衬底202和应变材料240之间。在一些实施例中，S/D延伸件230的第一掺杂浓度小于应变材料240的第二掺杂浓度。在一些实施例中，第一掺杂浓度与第二掺杂浓度的比率介于0.01至0.1之间。在图1所示的步骤完成之后，通过图2至图12中所示实例的进一步描述，通常可实施包括互连工艺的后续工艺以完成半导体器件200的制造。根据一个实施例，一种场效应晶体管包括：衬底，包括主表面和位于主表面下方的腔；位于衬底的主表面上的栅极堆叠件；与栅极堆叠件的一侧相邻的间隔件；设置在栅极堆叠件一侧的浅沟槽隔离（STI）区，其中STI区域位于衬底内；分布在栅极堆叠件和STI区域之间的源极/漏极（S/D）结构，其中S/D结构包括位于腔中的应变材料，并且应变材料的晶格常数与衬底的晶格常数不同；以及设置在衬底和应变材料之间的S/D延伸件，其中，S/D延伸件包括在间隔件下方延伸并且基本上垂直于主表面的部分。根据另一个实施例，一种制造场效应晶体管的方法包括：提供包括主表面的衬底；在衬底内形成浅沟槽隔离（STI）区；在衬底的主表面上形成与STI区域相邻的栅极堆叠件；形成与栅极堆叠件的一侧相邻的间隔件；使衬底凹进以形成与间隔件相邻的源极/漏极（S/D）凹槽；在第一温度下，将S/D凹槽暴露于包括XeF2、NH3和H2的蒸汽混合物；将衬底加热至更高的第二温度以形成在间隔件下方延伸的S/D腔；选择性生长S/D延伸件以部分填充S/D腔；以及选择性生长应变材料以填充S/D腔。虽然以实例的方式和根据优选的实施例描述了本发明，但是应理解本发明不限于公开的实施例。相反地，本发明意图涵盖各种修改和相似的布置（对本领域普通技术人员来说是显而易见的）。因此，所附权利要求的范围应与最广泛的解释一致以涵盖所有的这些修改和相似的布置。