同时制作晶胞区与周围区的半导体元件的方法与流程

本发明涉及一种半导体工艺，尤其涉及一种同时制作晶胞区与周围区的半导体元件的方法。

背景技术：

随着半导体元件发展到纳米世代后，面临到的困难愈来愈多，譬如随着线宽缩小、线路密度增加等情况，在图案精确度与工艺控制方面都有严峻的考验。

举例来说，在制作栅极结构时，一般是以栅氧化层为蚀刻终止层。而且，蚀刻工艺通常先考虑元件轮廓是否与设计相符，所以当晶胞区与周围区同时制作，往往会因过度蚀刻导致栅氧化层损伤的风险增加。

此外，随着电晶体栅极长度的缩减，要提高电路速度的最简单的方法是缩小的栅氧化层厚度；抑或芯片需要三栅极氧化层(triple gate oxide)来折衷元件性能和电路消耗。然而，这些周围区内的极薄氧化层在工艺期间同样有被损害的严重风险。

技术实现要素：

本发明提供一种同时制作晶胞区与周围区的半导体元件的方法，能减少周围区的氧化层损害风险。

本发明的同时制作晶胞区与周围区的半导体元件的方法，包括提供一衬底，且衬底具有至少一晶胞区与至少一周围区。在衬底上依序形成栅氧化层、第一导体结构层、栅间介电层与第二导体结构层。在第二导体结构层上形成掩模结构，并利用掩模结构作为蚀刻掩模，去除晶胞区与周围区的第二导体结构层，并以栅间介电层作为蚀刻终止层。在周围区形成覆盖栅间介电层的第一保护层，并露出晶胞区的栅间介电层，再蚀刻晶胞区内露出的栅间介电层与第一导体结构层，并以栅氧化层作为蚀刻终止层。继而进行离子注入工艺，以于晶胞区的衬底内形成源极与漏极。去除第一保护层，在晶胞区形成 覆盖栅氧化层、第一导体结构层、栅间介电层与第二导体结构层的第二保护层，并露出周围区的栅间介电层。以该栅氧化层作为蚀刻终止层，蚀刻周围区内露出的栅间介电层与第一导体结构层。

在本发明的一实施例中，形成上述掩模结构的步骤包括在第二导体结构层上形成盖层，以及在晶胞区与周围区的盖层上分别形成第一图案掩模层与第二图案掩模层。

在本发明的一实施例中，去除上述晶胞区与周围区的第二导体结构层的步骤，包括利用第一与第二图案掩模层作为蚀刻掩模，蚀刻上述盖层，以使第一与第二图案掩模层的图案转移至盖层，再利用盖层作为蚀刻掩模，蚀刻第二导体结构层。

在本发明的一实施例中，在蚀刻上述第二导体结构层之后，还包括去除第一与第二图案掩模层。

在本发明的一实施例中，形成上述第一与第二图案掩模层的步骤包括先在盖层上全面性地形成第一材料层，在晶胞区的第一材料层上形成均匀分布的多个间隙壁掩模，再移除部分间隙壁掩模，而未被移除的间隙壁掩模就成为上述第一图案掩模层。在衬底上全面性地形成第二材料层并覆盖间隙壁掩模，并在晶胞区与周围区的第二材料层上形成上述第二图案掩模层。

在本发明的一实施例中，去除上述晶胞区与周围区的第二导体结构层之前，还包括利用第二图案掩模层作为蚀刻掩模，蚀刻第二材料层，以使第二图案掩模层的图案转移至第二材料层并露出第一图案掩模层，再利用第一图案掩模层与第二图案掩模层作为蚀刻掩模，蚀刻第一材料层，以使第一图案掩模层及第二材料层的图案转移至第一材料层并露出第二导体结构层。

在本发明的一实施例中，上述盖层的材料例如氧化硅、氮化硅或多晶硅；第一材料层的材料例如多晶硅；间隙壁掩模的材料例如氮化硅、氧化硅或多晶硅；第二材料层的材料例如光致抗蚀剂或旋涂碳。

在本发明的一实施例中，上述衬底还可包括至少一电容器区。

在本发明的一实施例中，可同时在电容器区形成上述掩模结构，并且在去除晶胞区与周围区的第二导体结构层时，同时去除电容器区的部分第二导体结构层，而形成位于第一导体结构层上方的两条导体层，而露出两条导体层之间的栅间介电层。

在本发明的一实施例中，形成上述第一保护层的步骤包括同时覆盖电容器区内露出的栅间介电层。

在本发明的一实施例中，形成上述第二保护层的步骤包括同时覆盖两条导体层之间的栅间介电层。

在本发明的一实施例中，可同时在电容器区形成上述掩模结构，并且在去除晶胞区该周围区的第二导体结构层时，同时去除电容器区的部分第二导体结构层，而形成位于第一导体结构层上的一个导体层。

在本发明的一实施例中，在蚀刻上述周围区内露出的栅间介电层与第一导体结构层之后，还可去除第二保护层，并在衬底上形成第三保护层，这层第三保护层具有露出电容器区的那一个导体层上方的开口，然后蚀刻自上述开口内露出的结构，并以栅间介电层作为蚀刻终止层。

在本发明的一实施例中，上述晶胞区的边缘包括有字线提取区，且在蚀刻上述周围区内露出的栅间介电层与第一导体结构层之后，还可去除第二保护层，并在衬底上由第一导体结构层、栅间介电层与第二导体结构层所构成的多个堆叠结构的侧壁上形成隔离间隙壁，然后在衬底上形成第三保护层，这层第三保护层具有露出电容器区的那一个导体层上方的第一开口与露出字线提取区的堆叠结构间的相连部位上方的第二开口，继而蚀刻自第一与第二开口内露出的结构，并以栅间介电层作为蚀刻终止层。

基于上述，本发明藉由分开进行晶胞区与周围区内的蚀刻步骤，所以能准确控制周围区的栅氧化层蚀刻量，而降低周围区的氧化层损害风险。此外，如考虑到电容器区的制作，还能与晶胞区的工艺一起整合而减少一道光掩模工艺。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1H是依照本发明的第一实施例的一种同时制作晶胞区与周围区的半导体元件的制造流程剖面示意图；

图2A至图2H-2是依照本发明的第二实施例的一种同时制作晶胞区与周围区的半导体元件的制造流程剖面示意图；

图3A-1至图3C是接续第二实施例的图2F的另一种制造流程剖面图。

附图标记说明：

10：晶胞区；

20：周围区；

30：电容器区；

40：字线提取区；

100：衬底；

102：栅氧化层；

104：第一导体结构层；

106：栅间介电层；

108：第二导体结构层；

110：元件隔离结构；

112：盖层；

114：第一材料层；

116、200：牺牲层；

118a、118b、202：间隙壁掩模；

120：光致抗蚀剂；

122：第二材料层；

124、204：第二图案掩模层；

126、206：第一保护层；

128：离子注入工艺；

130：源极与漏极；

132、208：第二保护层；

210、302：第三保护层；

212、304、306：开口；

300：隔离间隙壁。

具体实施方式

图1A至图1H是依照本发明的第一实施例的一种同时制作晶胞区与周围区的半导体元件的制造流程剖面示意图。

请参照图1A，提供一衬底100，且衬底100具有晶胞区10与周围区20。 在本实施例的衬底100中还有电容器区30。虽然图中的晶胞区10、周围区20和电容器区30都只有一个，但是本发明并不限于此。然后，在衬底100上依序形成栅氧化层102、第一导体结构层104、栅间介电层106与第二导体结构层108。第一导体结构层104例如是由钨、铝、铜、多晶硅或其他适合的材料构成的单层或双层结构。栅间介电层106则例如ONO层、高介电材料或其他适合的介电层。第二导体结构层108例如是由磊晶层、多晶硅层、金属层等构成的单层或双层结构。在本实施例中，周围区20和电容器区30内的第一导体结构层104形成后，会先进行元件隔离结构110(如STI)的制作，再继续形成上述栅间介电层106与第二导体结构层108。

然后，请参照图1B，为了在第二导体结构层108上形成掩模结构，可以采用一般的工艺制作蚀刻所需的图案掩模，或者配合纳米世代的半导体元件，进行以下的步骤。首先，可在第二导体结构层108上形成盖层112，其中盖层112例如氧化硅层、氮化硅层、或多晶硅层。然后，需在晶胞区10与周围区20的盖层112上分别形成不同的图案掩模层，所以可先在盖层112上全面性地形成第一材料层114，其中第一材料层114的材料是与盖层112的材料之间具有较大的蚀刻选择比，以利后续各阶段的蚀刻工艺进行，所以当盖层112是氧化硅层时，第一材料层114可选择像是多晶硅这类的材料。然后，在晶胞区10的第一材料层114上利用第一道光掩模工艺形成均匀分布的多条牺牲层116。在本实施例中，是先将原始光掩模资料中的晶胞区10内属于密集区域的选择栅极移除，并在被移除区域及邻近密集区域的空旷区域中加入相同线宽与相同间距的多个虚设图案，以形成经修改的光掩模资料。由于经修改的所述光掩模于空旷区中加入虚设图案，因此藉由经修改的光掩模来定义上述牺牲层116时，可避免现有的邻近周围区20的线路的线宽受到其影响，而造成临界尺寸均匀度不佳的问题。如此一来，也可在不改变光掩模数目的情况下，使得半导体元件如存储器的字线具有较佳的临界尺寸均匀度。

接着，请参照图1C，在牺牲层116的侧壁上形成间隙壁掩模118a和118b，其中间隙壁掩模118a和118b的材料例如氮化硅、氧化硅或多晶硅。在本实施例中，间隙壁掩模118a对应于晶胞区10内的线路，而间隙壁掩模118b是为了改善临界尺寸均匀度的虚设图案。

然后，请参照图1D，利用第二道光掩模工艺，在衬底100上形成如光致 抗蚀剂120的掩模结构，并完全覆盖周围区20和电容器区30。由于间隙壁掩模118a和118b不但会形成在牺牲层116的长边，也会形成在牺牲层116的短边，所以在利用光致抗蚀剂120为蚀刻掩模去除间隙壁掩模118b(即虚设图案)时，可以同时去除牺牲层116的短边上的间隙壁掩模118a。

随后，请参照图1E，移除光致抗蚀剂120，再去除牺牲层116之后，未被移除的间隙壁掩模118a就成为第一图案掩模层。接着，在衬底100上全面性地形成第二材料层122并覆盖间隙壁掩模118a，其中第二材料层122的材料例如是光致抗蚀剂或旋涂碳(SOC；spin on carbon)。随后，利用第三道光掩模工艺，在晶胞区10、周围区20与电容器区30的第二材料层122上形成第二图案掩模层124，其可根据各区域所要形成的图案作变化。

然后，可利用图1E中的第二图案掩模层124作为蚀刻掩模，蚀刻第二材料层122，以使第二图案掩模层124的图案转移至第二材料层122并露出第一图案掩模层(即间隙壁掩模118a)。如果第一图案掩模层的上方已有第二图案掩模层124覆盖，则在这道蚀刻步骤后间隙壁掩模118a并不会露出来。

随后，请参照图1F，在利用图1E之间隙壁掩模118a与第二图案掩模层124作为蚀刻掩模，蚀刻第一材料层114和盖层112之后，会使间隙壁掩模118a及第二材料层122的图案转移至第一材料层114与盖层112，并露出第二导体结构层108。然后，利用被蚀刻过的盖层112作为蚀刻掩模，蚀刻去除第二导体结构层108，并以栅间介电层106作为蚀刻终止层。在蚀刻第二导体结构层108之后，可完全去除盖层112以上的结构。在本实施例中，去除电容器区30的部分第二导体结构层108后能形成位于第一导体结构层104上方的两条导体层，而露出两条导体层之间的栅间介电层106。

接着，请参照图1G，利用第四道光掩模工艺，在周围区20与电容器区30形成覆盖栅间介电层106的第一保护层126，并露出晶胞区10的栅间介电层106。之后，以栅氧化层102作为蚀刻终止层，蚀刻晶胞区10内露出的栅间介电层106与第一导体结构层104。因为周围区20在此蚀刻过程中受到第一保护层126覆盖，所以其内部的栅间介电层106与第一导体结构层104并不会同时被移除，所以跟现有一起蚀刻的工艺相比，能大幅降低栅氧化层102损害风险。之后可对衬底100进行离子注入工艺128，以于晶胞区10的衬底100内形成源极与漏极130。在本图中虽然只有在晶胞区10示出代表离子注入工 艺128的箭头，但应知一般的离子注入工艺是对整个衬底100进行的。此外，即使在进行离子注入工艺128之前就将第一保护层126去除，因为周围区20与电容器区30内被注入的区域，不是会在后续步骤中移除，就是其本身并不受所注入的剂量影响，因此第一保护层126可以在离子注入工艺128之前去除。

然后，请参照图1H，去除第一保护层(图1G的126)之后，利用第五道光掩模工艺，在晶胞区10形成覆盖所有结构的第二保护层132，并露出周围区20的栅间介电层106。此时，第二保护层132还可覆盖电容器区30中的两条导体层(即108)之间的栅间介电层106。然后，以栅氧化层102作为蚀刻终止层，蚀刻周围区20内露出的栅间介电层106与第一导体结构层104。此时，周围区20与电容器区30内的元件隔离结构110如有暴露出来，也有可能一同被移除。

另外，在图1H的步骤后可去除第二保护层132，并进行后续工艺。

图2A至图2H-2是依照本发明的第二实施例的一种同时制作晶胞区与周围区的半导体元件的制造流程剖面示意图。第二实施例的前段步骤与第一实施例中的图1A相同，故不再赘述，而且第二实施例使用与第一实施例相同的元件符号来代表相同或类似的构件。

请参照图2A，在完成如图1A的步骤后，为了在第二导体结构层108上形成掩模结构，先在第二导体结构层108上形成盖层112和第一材料层114。然后，在晶胞区10的第一材料层114上利用第一道光掩模工艺形成多条牺牲层200。上述盖层112和第一材料层114的材料选择可参照上一实施例。

然后，请参照图2B-1和图2B-2，其中图2B-1是上视图、图2B-2是图2B-1的II-II’线段。在牺牲层200的侧壁上形成间隙壁掩模202，其中间隙壁掩模202的材料例如氮化硅、氧化硅或多晶硅。另外，在图2B-1中显示有晶胞区10边缘的字线提取(WL pick-up)区40，在此区内的栅间介电层106下方就是元件隔离结构110，而非第一导体结构层104。

接着，请参照图2C-1和图2C-2，其中图2C-1是上视图、图2C-2是图2C-1的II-II’线段。先将牺牲层200移除只剩下间隙壁掩模202，再于衬底100上全面性地形成第二材料层122并覆盖间隙壁掩模202，然后利用第二道光掩模工艺，在第二材料层122上形成第二图案掩模层204，其与第一实施例的图1E的差别在于电容器区30内的第二图案掩模层204的图案。

之后，请参照图2D-1和图2D-2，其中图2D-1是上视图、图2D-2是图 2D-1的II-II’线段。在利用图2C-1的第二图案掩模层204作为蚀刻掩模，蚀刻第二材料层122，而使第二图案掩模层204的图案转移至第二材料层122并露出间隙壁掩模202之后，再利用间隙壁掩模202与第二图案掩模层204作为蚀刻掩模，蚀刻第一材料层114与盖层112，直到露出第二导体结构层108。然后，利用被蚀刻过的盖层112作为蚀刻掩模，蚀刻去除第二导体结构层108，并以栅间介电层106作为蚀刻终止层。在蚀刻第二导体结构层108之后，可完全去除盖层112以上的结构。在本实施例中，去除电容器区30的部分第二导体结构层108后能形成位于第一导体结构层104上的单一个导体层。

接着，请参照图2E，利用第三道光掩模工艺，在周围区20与电容器区30形成覆盖栅间介电层106的第一保护层206，并露出晶胞区10的栅间介电层106。然后，以栅氧化层102作为蚀刻终止层，蚀刻晶胞区10内露出的栅间介电层106与第一导体结构层104。之后可对衬底100进行离子注入工艺128，以于晶胞区10的衬底100内形成源极与漏极130。在本图中，虽然在进行离子注入工艺128时有第一保护层206覆盖周围区20与电容器区30，但是本发明并不限于此。即使在进行离子注入工艺128之前就将第一保护层206去除，因为周围区20与电容器区30内被注入的区域会在后续步骤中移除，所以并不影响半导体元件的操作与效能。所以第一保护层206可以在离子注入工艺128之前去除。

然后，请参照图2F，也可在离子注入工艺128之后去除图2E的第一保护层206，并利用第四道光掩模工艺，在晶胞区10形成覆盖所有结构的第二保护层208，并露出周围区20与电容器区30内的栅间介电层106。然后，以栅氧化层102作为蚀刻终止层，蚀刻周围区20内露出的栅间介电层106与第一导体结构层104。此时，周围区20与电容器区30内的元件隔离结构110如有暴露出来，也会一同被移除。

之后，请参照图2G-1和图2G-2，其中图2G-1是上视图、图2G-2是图2G-1的II-II’线段。在去除第二保护层208之后，利用第五道光掩模工艺在衬底100上另外形成第三保护层210，这层第三保护层210具有露出电容器区30的第二导体结构层108上方的开口212。并且，因为先前形成的间隙壁掩模(请见图2C-1的202)不但会形成在牺牲层200的长边，也会形成在牺牲层200的短边，所以部分第二导体结构层108会在短边部位相连，因此第三保护层210还可包括露出字线提取区40内的盖层112的开口。

然后，请参照图2H-1和图2H-2，其中图2H-1是区域10、20、30的剖面图、图2H-2是区域40的剖面图。在利用第三保护层210作为蚀刻掩模，移除自开口212内露出的结构，并以栅间介电层106作为蚀刻终止层之后，电容器区30内的第二导体结构层108会变成两条导体层，而字线提取区40内相连的第二导体结构层108也会被分开。

图3A-1至图3C是接续第二实施例的图2F的另一种制造流程剖面图。

请参照图3A-1和图3A-2，其中图3A-1是上视图、图3A-2是图3A-1的II-II’线段。在去除第二保护层(图2F的208)后，在衬底100上由第一导体结构层104、栅间介电层106、第二导体结构层108以及盖层112所构成的多个堆叠结构的侧壁上形成隔离间隙壁300。

然后，请参照图3B-1和图3B-2，其中图3B-1是上视图、图3B-2是图3B-1的II-II’线段。利用第五道光掩模工艺，在衬底100上形成第三保护层302，这层第三保护层302具有露出电容器区30的第二导体结构层108上方的第一开口304与露出字线提取区40内的第二导体结构层108相连部位上方的第二开口306。

继而请参照图3C，以图3B-1中的第三保护层302作为蚀刻掩模，蚀刻自第一与第二开口304和306内露出的结构，并以栅间介电层106作为蚀刻终止层之后，电容器区30内的第二导体结构层会变成两条导体层而露出两条导体层之间的栅间介电层106。同时，在字线提取区40内相连的第二导体结构层108也会被切断。由于第二开口306本来就是属于制作半导体元件的既有光掩模，所以第一开口304可与其整合，而省略一道额外的光掩模工艺。

综上所述，本发明藉由分开进行晶胞区与周围区内的蚀刻步骤，所以能准确控制周围区的栅氧化层蚀刻量，而降低周围区的氧化层损害风险。而且，能与晶胞区的工艺一起整合而减少光掩模工艺。另外，利用实施例中的方式制作蚀刻掩模，还具有改善临界尺寸均匀度的效果。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。