功率器件及其形成方法与流程

本发明涉及半导体技术领域，特别涉及一种功率器件及其形成方法。

背景技术：

在半导体技术领域，绝缘栅双极型晶体管(Insulated-Gate Bipolar Transistor，IGBT)具有耐压能力高和导通压降低两方面的优点，因此成为大电流开关的主流之一。

参照图1，IGBT包括：基底1，具有N型掺杂；栅极2，位于基底1的正面S1上；位于栅极2一侧基底中的P型阱区3、位于P型阱区3中且具有N型掺杂的源极4，P型阱区3伸入栅极2下方，P型阱区3和源极4通过金属电极5短接，栅极2和金属电极5绝缘隔离；缓冲层6，位于基底1的背面S2中且具有N型掺杂；位于缓冲层6上的P型掺杂的集电极层7。沿垂直于正面S1方向，P型阱区3、基底1和集电极层7构成PNP型双极晶体管，基底1作为基极，P型阱区3作为发射极。

其工作原理为：

在IGBT关断和导通过程中，集电极层7始终施加正电压；

当需要IGBT导通时，在栅极2与金属电极5之间施加启动电压，以在栅极2下的P型阱区3表面形成沟道，给PNP型双极晶体管提供基极电流，IGBT导通，箭头表示电流流向；缓冲层6比基底1为重掺杂，其中的N型载流子向基底1中扩散而使基底1中载流子浓度增大，电流增大，导通压降低；当需要IGBT关断时，在栅极2与金属电极5之间施加关闭电压，沟道消失，IGBT关断。

由于集电极层7上还施加有正电压，在IGBT关断时，在基底1中还存在电流流动，进而在基底1中产生垂直于基底1正面方向的高压电场，因此P型阱区3与基底1之间的PN结反偏；而且，该高压电场集中于PN结上，当高压电场超过该PN结击穿电压时，该PN结被击穿，IGBT损坏。通过减小基底1的掺杂浓度，可提升功率器件的击穿电压(BVDss)，但是基底1掺杂浓度较小会增大 基底1中导通电流通道的电阻Rdson，使得IGBT导通压降较高。相反地，增大基底1的掺杂浓度可获得较低导通压降，但会降低IGBT的耐压能力。因此，电阻Rdson与BVDss是一对矛盾关系。

参照图2，现有的一种解决方案是超结(Super Junction)技术：在阱区3下方设置一个P型掺杂区8，P型掺杂区8与基底1之间形成PN结。在关断过程中，P型掺杂区8与基底1之间PN结形成的耗尽区分别向P型掺杂区8和基底1中扩展。

结合参照图3，对于未设有超结的功率器件，在关断过程中，基底内的电场呈三角形分布，越是靠近基底和阱区之间界面，电场强度E越大，电场峰值EC靠近该界面；结合参照图4，对于设有超结的功率器件，在关断过程中，基底内的高压电场接近矩形分布，电场峰值EC远离基底和阱区之间界面。设有超结的功率器件与未设有超结的功率器件相比，在关断过程中，随着反向电压升高，相邻两P型掺杂区8之间的耗尽区相连，基底内的高压电场逐渐变为近似矩形分布，减缓了电场峰值增加速度，进而增大了耐压。而且此时IGBT的导通压降又不会受影响。另外，在关断过程，P型掺杂区8给在沟道附近移动的载流子提供了一条泄放通道，提高了关断速度。

超结的深度越深，IGBT关断过程的高压电场向基底1较深深度内移动，IGBT的耐压性能越好。但是，要形成较深深度P型掺杂区8，常规离子注入工艺不能通过一次离子注入得到P型掺杂区8。参照图2，现有得到P型掺杂区8的方法为：经多次生长形成上下叠置在一起的多层外延层9，该多层外延层9组成N型基底1，在每次选择性生长后，对本次生长的外延层9进行P型离子注入，这样，在多次生长后，多层外延层9内的P型掺杂区堆叠在一起，作为最终的P型掺杂区8。

上述P型掺杂区8的形成方法复杂，需要花费较长时间，增加工艺成本。

技术实现要素：

本发明解决的问题是，现有超结技术的工艺步骤复杂，花费时间较长，增加工艺成本。

为解决上述问题，本发明提供一种功率器件的形成方法，该形成方法包 括：

提供具有第一型掺杂的基底，所述基底具有正面和背面；

在所述基底的背面中形成沟槽、填充满所述沟槽中的半导体材料层，所述半导体材料层具有第二型掺杂，第一、二型掺杂为两反型掺杂，所述沟槽及其中的半导体材料层作为超结；

在所述基底的正面上方形成栅极、位于所述栅极周围基底内的阱区、位于所述阱区内的源极，所述阱区伸入所述栅极下方，所述源极具有第一型掺杂且所述阱区具有第二型掺杂；

所述沟槽相比于所述阱区位于下方。

可选地，在所述基底的背面中形成沟槽、位于所述沟槽中的半导体材料层之后，在所述基底的正面形成所述栅极、阱区和源极。

可选地，使用光刻、刻蚀工艺，在所述背面中形成沟槽。

可选地，在所述沟槽中形成半导体材料层的方法包括：

沉积半导体材料，所述半导体材料填充满沟槽并覆盖基底的背面，在沉积所述半导体材料的过程中对所述半导体材料进行第二型掺杂；

对所述半导体材料进行平坦化处理，至露出基底的背面，所述沟槽中剩余的半导体材料作为半导体材料层。

可选地，所述沟槽与所述阱区在垂直于所述正面的方向上对准且接触。

可选地，所述沟槽的数量为至少两个，所有沟槽在所述阱区及栅极下方的基底中均匀排布。

可选地，所述半导体材料层的掺杂浓度和沟槽宽度的乘积，等于相邻两沟槽之间的基底部分的掺杂浓度和宽度的乘积，所述宽度的方向为相邻两沟槽的相向方向。

可选地，所述半导体材料层为多晶硅层。

可选地，所述功率器件为绝缘栅双极型晶体管，在形成所述沟槽及沟槽中的所述半导体材料层、和形成所述栅极、阱区和源极之后，还包括：

在所述背面和半导体材料层中形成具有第一型掺杂的缓冲层；

对部分深度的所述缓冲层进行第二型掺杂，形成位于所述缓冲层上的集电极层。

可选地，在所述背面形成所述沟槽及沟槽中的所述半导体材料层、和在所述基底的正面形成所述栅极、阱区和源极之后，在形成所述缓冲层之前，从所述背面对基底进行减薄处理。

本发明还提供另一种功率器件的形成方法，该形成方法包括：

提供具有第一型掺杂的第一基底；

在所述第一基底的正面中形成沟槽、位于所述沟槽中的半导体材料层，所述半导体材料层具有第二型掺杂，第一、二型掺杂为两反型掺杂，所述沟槽及其中的半导体材料层作为超结；

在所述第一基底的正面和半导体材料层上形成第二基底，所述第二基底具有第一型掺杂；

在所述第二基底的正面上方形成栅极、位于所述栅极周围第二基底内的阱区、位于所述阱区内的源极，所述阱区伸入所述栅极下方，所述源极具有第一型掺杂且所述阱区具有第二型掺杂。

可选地，使用化学气相沉积形成所述第二基底，在沉积所述第二基底之后、或在沉积所述第二基底的过程中，对所述第二基底进行第一型掺杂。

可选地，使用光刻、刻蚀工艺，在所述第一基底的正面中形成沟槽。

可选地，在所述沟槽中形成半导体材料层的方法包括：

沉积半导体材料，所述半导体材料填充满所述沟槽并覆盖第一基底的正面，在沉积所述半导体材料的过程中对所述半导体材料进行第二型掺杂；

对所述半导体材料进行平坦化处理，至露出第一基底的正面，所述沟槽中剩余的半导体材料作为半导体材料层。

可选地，所述沟槽与所述阱区在垂直于所述第一基底的正面的方向上对准且接触。

可选地，所述沟槽的数量为至少两个，所有沟槽在阱区及栅极下方的第一基底中均匀排布。

可选地，所述半导体材料层的掺杂浓度和沟槽宽度的乘积，等于相邻两沟槽之间第一基底部分的掺杂浓度和宽度的乘积，所述宽度的方向为相邻两沟槽的相向方向。

可选地，所述半导体材料层为多晶硅层。

可选地，所述功率器件为绝缘栅双极型晶体管，在形成所述沟槽及沟槽中的所述半导体材料层、和形成所述栅极、阱区和源极之后，还包括：

在所述第一基底的背面形成具有第一型掺杂的缓冲层；

对部分深度的所述缓冲层进行第二型掺杂，形成位于所述缓冲层上的集电极层。

本发明还提供一种功率器件，包括：

具有第一型掺杂的基底，具有正面和背面；

位于所述基底的正面上方的栅极、位于所述栅极周围基底中的阱区、位于所述阱区中的源极，所述阱区具有第二型掺杂且伸入所述栅极下方，所述源极具有第一型掺杂，第一、二型掺杂为两反型掺杂；

位于所述基底的背面中的沟槽、位于所述沟槽中的半导体材料层，所述半导体材料层具有第二型掺杂，所述沟槽及其中的半导体材料层作为超结；

所述沟槽相比于所述阱区位于下方。

可选地，所述半导体材料层与所述阱区在垂直于所述正面的方向上对准且接触。

可选地，所述沟槽的数量为至少两个，所有沟槽在所述阱区及栅极下方的基底中均匀排布。

可选地，所述半导体材料层的掺杂浓度和沟槽宽度的乘积，等于相邻两所述沟槽之间的基底部分的掺杂浓度和宽度的乘积，所述宽度的方向为相邻两沟槽的相向方向。

可选地，所述半导体材料层为多晶硅层。

可选地，所述功率器件为绝缘栅双极型晶体管；

所述功率器件还包括：位于所述背面中且具有第一型掺杂的缓冲层、位于所述缓冲层上且具有第二型掺杂的集电极层；

所述半导体材料层包括：位于所述缓冲层下方基底中具有第一型掺杂的部分、位于所述缓冲层中且具有第一型掺杂的部分、位于所述集电极层中且具有第二型掺杂的部分。

本发明还提供另一种功率器件，该功率器件包括：具有第一型掺杂的第一基底；

位于所述第一基底的正面中的沟槽、位于所述沟槽中的半导体材料层，所述半导体材料层具有第二型掺杂，第一、二型掺杂为两反型掺杂，所述沟槽及其中的半导体材料层作为超结；

位于所述第一基底的正面和半导体材料层上的第二基底，具有第一型掺杂；

位于所述第二基底的正面上方的栅极、位于所述栅极周围第二基底中的阱区、位于所述阱区中的源极，所述阱区具有第二型掺杂且伸入所述栅极下方，所述源极具有第一型掺杂。

可选地，所述半导体材料层与所述阱区在垂直于所述第一基底的正面的方向上对准且接触。

可选地，所述沟槽的数量为至少两个，所有沟槽在所述阱区及栅极下方的第一基底中均匀排布。

可选地，所述半导体材料层的掺杂浓度和沟槽宽度的乘积，等于相邻两沟槽之间的第一基底部分的掺杂浓度和宽度的乘积，所述宽度的方向为相邻两沟槽的相向方向。

可选地，所述半导体材料层为多晶硅层。

可选地，所述功率器件为绝缘栅双极型晶体管；

所述功率器件还包括：位于所述第一基底的背面中且具有第一型掺杂的缓冲层、位于所述缓冲层上且具有第二型掺杂的集电极层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提出一种具有新的超结的功率器件及其形成方法，相比于现有技术超结形成过程中的生长工艺，沟槽形成工艺和填充沟槽的方案均为集成电路制造工艺中比较成熟的技术，易于实现，且沟槽深度比较容易控制，能获得较深深度的沟槽。与现有技术的多步外延生长及离子注入工艺步骤相比，本技术方案步骤较少，工艺简单且易操作，能够节省工艺时间，提高生产效率，降低生产成本。

附图说明

图1是现有技术的IGBT剖面结构示意图；

图2是具有超结结构的IGBT剖面结构示意图；

图3是未设有超结的功率器件在关断过程中，阱区下方基底内的高压电场强度E在垂直于基底正面的方向上不同位置y的分布示意图，Ec为电场峰值；

图4是设有超结的功率器件在关断过程中，阱区下方基底内的高压电场强度E在垂直于基底正面的方向上不同位置y的分布示意图，Ec为电场峰值；

图5～图12是本发明第一实施例的功率器件在形成过程各个阶段的剖面结构示意图；

图13～图16是本发明第二实施例的功率器件在形成过程各个阶段的剖面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

第一实施例

参考图5，提供基底100，基底100具有正面S1和背面S2，基底100具 有第一型掺杂，第一型掺杂为N型掺杂。其中基底100的正面S1和背面S2只是相对而言，并无二致，此处为了方便阐述方案才予以区分开。

在本实施例中，基底100可以为硅基底，也可以是锗、锗硅、砷化镓基底或绝缘体上硅基底。本领域技术人员可以根据需要选择基底100的类型，因此基底100的类型不应成为限制本发明的保护范围的特征。本实施例中的基底100为硅基底，因为在硅基底上实施本技术方案要比在其他类型基底上实施本技术方案成本低。

继续参照图5，将基底100翻转以使背面S2朝上；

在背面S2形成位于基底100中的两个沟槽101，沟槽101用于填充具有第二型掺杂的半导体材料层。

在背面S2形成沟槽101的方法包括：

在背面S2上形成图形化的掩膜层，定义出沟槽101的位置；

以图形化的掩膜层为掩模，刻蚀部分厚度的基底100形成沟槽101；

最后去除图形化的掩膜层。

参照图6，在沟槽101(参照图5)中填充满具有第二型掺杂的半导体材料层102，半导体材料层102上表面与背面S2基本持平。第二型掺杂为P型掺杂，半导体材料层102与基底100的掺杂类型相反，沟槽101及其中的半导体材料层102作为超结结构。

在沟槽101中填充满具有第二型掺杂的半导体材料层102的方法包括：

在沟槽101中和背面S2上形成半导体材料，沟槽101中的半导体材料高于背面S2，具体使用化学气相沉积工艺形成半导体材料，在沉积过程中对半导体材料进行第二型离子原位掺杂，在沟槽101具有较深深度时，原位掺杂工艺可在半导体材料中形成均匀掺杂；

使用化学机械研磨或回刻工艺，对半导体材料进行平坦化处理至背面S2露出，沟槽101中剩余的半导体材料作为半导体材料层102。

与现有技术的多步外延生长及离子注入工艺步骤相比，本实施例技术方案的工艺步骤简单，能够节省工艺时间，提高生产效率，降低生产成本。而 且，沟槽形成工艺为集成电路工艺中比较成熟的技术，能够形成具有较深深度的沟槽，以获得较深深度的超结，提高功率器件的耐压性能。

在本实施例中，沟槽101为两个，对应超结为两个，此仅为示例。在其他示例中，沟槽的数量不限于两个，可以为1个或两个以上，可根据具体的功率器件选择沟槽数量，以满足功率器件具有较高击穿电压和较低通态压降的要求，实现两个效果之间的均衡。

当沟槽的数量为多个时，可使所有沟槽沿平行于背面S2的方向上均匀排布，这样在基底100内形成等间隔排列的半导体材料层102，这能实现IGBT在关断过程中，半导体材料层102与基底100内的电荷平衡，高压电场均匀排布，避免电场集中而造成击穿问题。

另外，沟槽100的深度越深，功率器件在关断过程中位于正面S1附近的高压电场会移动至基底100较深深度，功率器件的耐压能力越强。

在本实施例中，半导体材料层102为多晶硅层。除多晶硅外，在其他实施例中，其它对于较大深宽比沟槽具有良好的填充性的材料都可应用于本技术方案，例如III族材料、V族材料或者多种材料的混合材料。相比于其他材料，多晶硅具有良好的填充性与致密性。基于这种性质，半导体材料层102密度分布均匀且致密性较高，使得关断过程中的高压电场能够在基底100中均匀有序排布。

另外，多晶硅中的载流子寿命较短，载流子寿命是指少子从产生到复合的平均时间，载流子寿命反映了半导体材料在外界作用(如光或电场)下内部载流子由非平衡状态向平衡状态过渡的弛豫特性。多晶硅是由许多单晶颗粒组成的，在相邻单晶晶粒之间存在晶粒间界，对应若干单晶颗粒形成有若干晶粒间界。一方面，多晶硅中的载流子在其中的运动会受到晶粒间界的散射，载流子的能量被快速消耗，载流子寿命较短；另一方面，晶粒间界是载流子的复合中心，大量的复合中心可促进载流子复合，从而降低少数载流子寿命。

多晶硅中载流子寿命较短，功率器件在关断过程中，单位时间内通过半导体材料层102的泄压电流较大，能够实现功率器件的快速关断，这能很好 地解决功率器件的通态压降和关断时间的矛盾关系，实现功率器件具有较低通态压降和较短关断时间。

根据上文所述，多晶硅中载流子寿命受到晶粒间界浓度和复合中心浓度的影响，而多晶硅内晶粒间界和复合中心浓度又受到多晶硅形成工艺的影响，因此在多晶硅沉积过程中，可通过控制沉积过程的工艺条件以形成较大浓度的晶粒间界和复合中心，以获得较短载流子寿命。

进一步地，使半导体材料层102的掺杂浓度和宽度的乘积，等于相邻两半导体材料层102之间的基底部分的掺杂浓度和宽度之积，这样在关断过程中能够实现基底100内的第一型掺杂和半导体材料层102内的第二型掺杂的电荷平衡，使功率器件在基底100内形成的高压电场由三角形变为矩形，降低了在相同集电极层正电压下的电场峰值，提升IGBT的击穿电压。其中，所述宽度的方向为相邻两沟槽的相向方向，半导体材料层102的宽度等于沟槽101的宽度，是指沟槽101沿其排列方向的尺寸，基底部分的宽度是指相邻两沟槽101之间间距。半导体材料层102的宽度可通过控制沟槽101宽度来实现，基底部分的宽度可通过选择相邻两沟槽之间间距来实现。半导体材料层102的掺杂浓度可通过控制半导体材料层在沉积过程中原位掺杂浓度来控制。

参照图7，将基底100翻转至正面S1朝上；

在基底100正面S1上形成栅介质层103、位于栅介质层103上的栅极104。其中栅介质层103的材料可为氧化硅，栅极104的材料可为多晶硅。其中栅极104对应两半导体材料层102之间的区域。

对于栅介质层103和栅极104的形成工艺，可参考传统CMOS工艺中栅极和栅介质层的形成方法。例如，首先在基底100正面S1上形成栅介质材料层、位于栅介质材料层上的栅极材料层，栅介质材料层覆盖正面S1；

接着，对栅介质材料层和栅极材料层进行图形化，得到栅介质层103和位于栅介质层103上的栅极104。

需要说明的是，图7中仅示出了一个栅极104及其下的栅介质层103，仅起到示例作用。在具体应用场合，根据待形成的器件，通常在基底上会同时形成多个栅极及其下的栅介质层。

参照图8，对栅极104周围的基底100进行第二型离子注入，得到阱区105，第二型掺杂为P型掺杂，相应地，阱区105为P阱区并伸入到栅极104下方的基底中。根据具体的功率器件的结构，对栅极104周围的基底100进行第二型离子注入可以是：对栅极104一侧或两侧的基底进行第二型离子注入，还可以是：对栅极104周围多个位置的基底进行第二型离子注入以形成围绕栅极104间隔排列的多个阱区105。

在本实施例中，首先在基底100及栅极104上形成图形化的掩膜层，定义阱区105的位置；

之后，以图形化的掩膜层为掩模，对基底100进行离子注入以得到阱区105；

最后去除图形化的掩膜层，在去除图形化的掩膜层后，进行离子驱入(drive-in)工艺，使P型掺杂沿平行于正面S1方向横向扩散至栅极104下方。除上述方法外，还可以是：在离子注入过程中，可使用倾斜注入法，以使得第二型离子向栅极104下方基底中扩散。

在本实施例中，在形成栅极104后再形成阱区105。在其他示例中，还可以是：先形成阱区再形成两阱区之间的栅极。

在图8中，两个阱区105分别与两个半导体材料层102对准，此仅为示例。在其他示例中，半导体材料层与阱区之间也可不对准，两者的位置之间没有必然关系。在图8中，阱区105与半导体材料层102之间并不接触。作为变形例，可通过控制阱区注入深度使阱区与半导体材料层接触。这样，在高功率器件关断过程中，相当于峰值电场由靠近基底的正面深入到基底，增大了耐压区域，提升功率器件的耐压能力。

在图8中，沟槽分布在两个阱区105下。作为变形例，还可以是：在栅极下方也分布有沟槽，当沟槽数量为多个时，阱区在栅极及阱区下方基底中均匀分布。

参照图9，接着，在栅极104两侧的阱区105中进行第一型离子注入，得到源极106，源极106相对于阱区105为重掺杂。伸入栅极104下方的阱区部分靠近正面S1的部分作为沟道形成区域。

参照图10，在栅极104和基底100的正面S1上形成层间介质层107，层间介质层107覆盖栅极104及与栅极104相邻的部分源极106，露出阱区105和与阱区105接触的部分源极；

在层间介质层107上和侧壁形成金属电极108，金属电极108将源极106和阱区105短接。

金属电极108的材料可以为铝，金属电极108的形成方法包括：

首先，在层间介质层107和基底100上沉积铝；

接着，使用光刻、刻蚀工艺对铝进行图形化，在层间介质层107上和侧壁形成连接阱区105和源极106的金属电极108。

根据前文所述，本实施例为先在基底的背面形成半导体材料层，再在正面形成栅极、阱区、源极和发射极，其目的在于避免半导体材料层沉积过程中的高温条件影响基底的正面器件的电学性能。作为变形例，如果使用低温工艺形成半导体材料层，也可先进行基底的正面工艺，再在背面形成半导体材料层。

参照图11，将基底100翻转至背面S2朝上；

使用化学机械研磨，对半导体材料层102和基底100的背面S2进行减薄处理，得到基底100的所需厚度；

在基底100的背面S2和半导体材料层102中形成缓冲层109和位于缓冲层109上的集电极层110，其中集电极层110具有第二型掺杂，缓冲层109具有第一型掺杂且掺杂浓度大于基底100。

在本实施例中，缓冲层109与集电极层110的形成方法包括：

首先，对背面S2和半导体材料层102进行第一型离子注入至部分深度形成缓冲层109，缓冲层109中的半导体材料层部分的掺杂反型而为N型；

对缓冲层109进行第二型离子注入至部分深度形成集电极层110，集电极层109为重掺杂以降低接触电阻，集电极层110中的半导体材料层部分的掺杂反型而为P型；

最后进行快速激光退火，以激活缓冲层109和集电极层110中的掺杂离 子。

在本实施例中，在基底100正面S1形成栅极104等结构后，再在背面S2中形成缓冲层109和集电极层110，其目的在于避免上述快速激光退火过程中的高温条件影响正面S1的器件的电学性能。

参照图12，再次将基底100翻转至正面S1朝上。

至此，通过以上步骤形成IGBT。在IGBT导通过程中，电流从集电极层110沿背面S2到正面S1的方向在基底100中流动；在关断过程中，基底100中的电场从靠近正面S1向基底100内部移动，提升IGBT的击穿电压。

在本实施例中，超结应用于IGBT。在其他示例中，还可以在垂直双扩散金属氧化物半导体场效应晶体管(Vertical Double Diffusion Metal-oxide Semiconductor，VDMOS)中形成该超级结结构。VDMOS与IGBT的不同之处在于，无需在基底的背面形成集电极层。

在本实施例中，在正面形成栅极等结构后，再从背面对基底进行减薄处理，其目的在于具有较厚厚度的基底在基底的正面工艺过程提供足够的支撑。

第二实施例

在本实施例中，超结形成在基底的正面。

参照图13，提供第一基底200，在第一基底200的正面S1中形成沟槽201，第一基底200具有第一型掺杂；

结合参照图14，在沟槽201中填充满具有第二型掺杂的半导体材料层202。这样，在正面S1形成超结。

对沟槽201及其中的半导体材料层202的形成方法，请参考第一实施例中沟槽及其中的半导体材料层的形成方法。

参照图15，在第一基底200和半导体材料层202上形成具有第一型掺杂的第二基底300。具体地，可使用化学气相沉积形成第二基底300。

在第二基底300上形成栅极301、位于栅极301两侧的阱区302、位于每个阱区302中的源极303，阱区302伸入栅极301下方第二基底中且具有第二型掺杂，源极303具有第一型掺杂。其中半导体材料层202与阱区302接触， 这仅起到示例作用。在其他示例中，半导体材料层也可不与阱区接触。

之后，参照图16，将第一基底200和第二基底300翻转，并从背面S2对第一基底200进行减薄处理，接着在背面S2形成具有第一型掺杂的缓冲层304、及位于缓冲层304上且具有第二型掺杂的集电极层305。对集电极层305和缓冲层304的形成方法请参考第一实施例中缓冲层和集电极层的形成方法。

本发明还提供一种功率器件。

第一实施例

参照图12，本实施例的功率器件包括：

基底100，基底100具有正面S1和背面S2，本示例的第一型掺杂为N型掺杂；

位于基底100正面S1上方的栅介质层103、位于栅介质层103上的栅极104、位于栅极104周围基底中的阱区105、位于阱区105中的源极106，阱区105具有第二型掺杂且伸入栅介质层103下方的基底中，源极106具有第一型掺杂，第一、二型掺杂为两反型掺杂，第二型掺杂为P型掺杂；

位于栅极104和与栅极104相邻的部分源极106上方的层间介质层107、位于层间介质层107上和侧壁的金属电极108，层间介质层107露出阱区105和与阱区105接触的部分源极区域，金属电极108将阱区105与源极106短接；

位于基底100的背面S2内的缓冲层109、位于缓冲层109上的集电极层110，所述缓冲层109具有第一型掺杂且集电极层110具有第二型掺杂；

位于基底100的背面S2中的两个沟槽(图中未标号)、位于沟槽中的半导体材料层102。半导体材料层102包括：位于缓冲层109下方基底中且具有第一型掺杂的部分、位于缓冲层109中且具有第一型掺杂的部分、位于集电极层110中且具有第二型掺杂的部分。沟槽和半导体材料层102作为超结。

两个半导体材料层102与阱区105间隔而未接触，作为变形例，还可以是：半导体材料层与阱区接触。

在图12中，沟槽的数量为两个，对应的超结但不限于此。作为变形例， 沟槽数量可为1个或两个以上，较多的沟槽可在基底中均匀排布，对应的超结在基底中均匀排布。

本示例中半导体材料层102为多晶硅层。

第二实施例

与第一实施例不同，参照图16，本实施例的功率器件中，基底包括：第一基底200、位于第一基底200上的第二基底300，两基底均具有第一型掺杂；

沟槽(图中未标号)及其中的半导体材料层202位于第一基底200的正面S1中，半导体材料层202具有第二型掺杂；

在第一基底200的正面S1上形成有第二基底300；

功率器件的栅极301位于第二基底300的正面S1上方；

阱区302位于栅极301两侧的第二基底300中，并具有第二型掺杂；

缓冲层304及位于缓冲层304上方的集电极层305位于第一基底200的背面S2内。

除与第一实施例的不同之处外，第二实施例的功率器件的其他结构可参考第一实施例。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。