半导体结构的制作方法

本发明是有关于一种半导体结构，且特别是有关于一种避免焊料桥接的半导体结构。

背景技术：

近年来，随着电子技术的日新月异，以及高科技电子产业的相继问世，使得更人性化、功能更佳的电子产品不断地推陈出新，并朝向轻、薄、短、小的趋势迈进。在此趋势之下，由于电路板具有布线细密、组装紧凑及性能良好等优点，因此电路板便成为承载多个电子元件(例如：芯片)以及使这些电子元件彼此电性连接的主要媒介之一。

覆晶式(flip chip)封装是芯片与电路板封装的一种方式。电路板上具有多个焊垫，且电路板可通过配置于焊垫上的焊料以回焊的方式与芯片作电性连接。近年来，由于电子元件(例如芯片)之间所需传递的信号日益增加，因此电路板所需具有的焊垫数也日益增加，然而，电路板上的空间有限，因此接垫之间的间距朝向微间距(fine pitch)发展。

然而，当在这些焊垫上配置焊料凸块并与芯片以回焊的方式接合时，这些焊料凸块会因回焊受热而呈现熔融状态，由于这些接垫是以微间距排列于基板的表面上，因此容易导致回焊过程中呈熔融状态的焊料凸块发生桥接现象及短路问题，而无法提供微间距的电性连接结构。一般而言，该焊料凸块的使用量虽然经过严格的计算，然而，实际在工程环境上实施时，仍存在有许多变数将会造成焊料凸块受热后溢流，例如加热温度、加热时间、材料本身等细微因素，都有可能造成溢流，尤其是在空间受限的基板上，造成的影响可能更大。

技术实现要素：

本发明提供一种半导体结构，其避免了焊料凸块在回焊的过程中发生桥 接现象及短路的问题，进而提升生产良率。

本发明的半导体结构包括基板、多个焊垫、多个焊料层以及电子元件。基板包括核心层、金属层以及介电层，金属层设置于介电层上，介电层设置于核心层上并包括至少一沟槽。焊垫设置于介电层上并与金属层电性连接。沟槽设置于任两相邻的焊垫之间。焊料层分别设置于焊垫上。电子元件通过焊料层而设置于焊垫上。

在本发明的一实施例中，上述的沟槽的相对两侧壁彼此平行。

在本发明的一实施例中，上述的沟槽的相对两侧壁的表面为粗糙面。

在本发明的一实施例中，上述的沟槽的相对两侧壁之间的距离往靠近核心层的方向逐渐减小。

在本发明的一实施例中，上述的至少一沟槽的数量为多个，沟槽的其中之二设置于任两相邻的焊垫之间。

在本发明的一实施例中，上述的各沟槽的深度介于10微米至50微米之间。

在本发明的一实施例中，上述的各沟槽暴露核心层。

在本发明的一实施例中，上述的沟槽的底面为粗糙面。

在本发明的一实施例中，上述的半导体结构还包括防焊层，设置于介电层上并暴露焊垫。

在本发明的一实施例中，上述的基板为印刷电路板。

基于上述，本发明的半导体结构在其基板上的任两相邻的焊垫之间设置有至少一沟槽，以利用位于任两相邻的焊垫之间的沟槽来延长焊垫上的焊料层在熔融状态时的流动路径，使任两相邻的焊垫上的焊料层可以对应的沟槽而彼此分隔，因而可大幅降低任两相邻的焊垫因间距较近而使其上的焊料层在回焊后桥接的情形，因此，本发明的半导体结构可具有较高的生产良率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1E是依照本发明的一实施例的一种半导体结构的制作流程剖面示意图；

图2是依照本发明的另一实施例的一种半导体结构的剖面示意图；

图3是依照本发明的另一实施例的一种半导体结构的剖面示意图；

图4是依照本发明的另一实施例的一种半导体结构的剖面示意图；

图5是依照本发明的另一实施例的一种半导体结构的剖面示意图。

附图标记说明：

100、100a～100d：半导体结构；

110：基板；

112：核心层；

112a：核心线路层；

114：金属层；

116：介电层；

116a：沟槽；

116b：粗糙面；

120：焊垫；

130：焊料块；

132：焊料层；

140：电子元件；

150：防焊层。

具体实施方式

有关本发明之前述及其他技术内容、特点与功效，在以下配合参考附图的各实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如：“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向。因此，使用的方向用语是用来说明，而并非用来限制本发明。并且，在下列各实施例中，相同或相似的元件将采用相同或相似的标号。

图1A至图1E是依照本发明的一实施例的一种半导体结构的制作流程剖面示意图。本实施例的半导体结构的制作方法包括下列步骤：首先，请参照图1A，提供基板110，其中，基板110包括核心层112、金属层114以及介电层116，且金属层114设置于介电层116上，而介电层116则设置于核心层112上。在本实施例中，金属层114的制作方法可例如将金属箔压合于介 电层116上，并对此金属箔进行图案化处理而形成如图1A所示的金属层114。当然，本发明并不局限于此。在本发明的一实施例中，基板110可包括多个介电层116以及多个金属层114，介电层116可至少设置于核心层112的相对两表面上，而金属层114则可设置于各介电层116以及核心层112上，并例如通过导通孔等导电元件而彼此电性连接。具体而言，基板110可为印刷电路板(printed circuit board,PCB)。当然，本发明并不限制基板110的种类、层数及其制作方法，事实上，基板110也可为玻璃纤维基板、BT(Bismaleimide Triacine)树脂基板、玻纤环氧树脂铜箔(FR4)基板或其他类似的材料的基板。

接着，请参照图1B，形成至少一沟槽116a于介电层116上。在本实施例中，形成沟槽116a于介电层116上的方法可包括激光切割，并且，沟槽116a可如图1C所示暴露下方的核心层112，也可不暴露下方的核心层112，换句话说，沟槽116a可贯穿介电层116也可不贯穿介电层116。具体而言，各沟槽116a的深度约介于10微米(μm)至50微米之间。此外，沟槽116a的相对两侧壁可如图1C所示而彼此平行。当然，本实施例仅用以举例说明，本发明并不限制沟槽的深度、形状与形式。

请接续参照图1C，形成多个焊垫120于介电层116上。详细而言，焊垫120与金属层114电连接，且沟槽116a位于任两相邻的焊垫120之间。接着，形成如图1C所示的防焊层150于介电层116上，且防焊层150暴露焊垫120以及沟槽116a。在本实施例中，防焊层150可具有多个开口，其分别暴露焊垫120以及位于任两相邻的焊垫120之间的沟槽116a。

接着，请参照图1D，形成多个焊料块130于焊垫120上。在本实施例中，形成焊料块130于焊垫120上的方式可包括植球或印刷，当然，本发明并不以此为限。接着，再如图1D所示设置电子元件140于焊垫120上。在本实施例中，电子元件140可包括电阻、电容、电感、二极管、晶体管或集成电路(IC)等被动元件或主动元件。

接着，请参照图1E，进行回焊处理，以熔融焊料块130而形成多个焊料层132，其中，上述焊料层132分别覆盖焊垫120，在本实施例中，若不慎产生溢流现象时，任两相邻的焊垫120上的焊料层132适于如图1E所示分别延伸至对应的沟槽116a的相对两侧壁，并以对应的沟槽116a而彼此分隔。也 就是说，本实施例利用位于任两相邻的焊垫120之间的沟槽116a来延长焊料层132由焊垫120上往下流动的流动路径，使任两相邻的焊垫120上的焊料层132可利用对应的沟槽116a而彼此分隔，进而可大幅降低任两相邻的焊垫120因间距较近而使其上的焊料层132在回焊后易于桥接的情形。一般而言，该焊料层132的使用量均是经过工程上的计算，即使产生溢流，其溢流量也不会大到会超出延长后的流动路径，如此，本实施例的半导体结构100的制作即大致完成，而在基板110上形成预防性的设计。

依上述制作方法所制作出的半导体结构100可如图1E所示包括基板110、多个焊垫120、多个焊料层132以及电子元件140。在本实施例中，基板110可为印刷电路板，其可包括核心层112、金属层114以及介电层116，其中，金属层114设置于介电层116上，介电层116设置于核心层112上，且介电层116包括至少一沟槽116a。焊垫120设置于介电层116上，并与金属层114电性连接。沟槽116a则设置于任两相邻的焊垫120之间，并且，在本实施例中，沟槽116a的相对两侧壁例如可彼此平行。焊料层132分别设置于焊垫120上。电子元件140则通过焊料层132而设置于焊垫120上，并与其电性连接。详细来说，任两相邻的焊垫120上的焊料层132适于分别延伸至对应的沟槽116a的相对两侧壁，并以对应的沟槽116a而彼此分隔。

如此配置，本实施例的半导体结构100利用位于任两相邻的焊垫120之间的沟槽116a来延长焊料层132在熔融状态时的流动路径，使任两相邻的焊垫120上的焊料层132可以对应的沟槽116a而彼此分隔，因而可大幅降低任两相邻的焊垫120上的焊料层132在回焊后桥接的情形，进而可提升半导体结构100的生产良率。

图2是依照本发明的另一实施例的一种半导体结构的剖面示意图。在此必须说明的是，本实施例的半导体结构100a与图1E的半导体结构100相似，因此，本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。以下将针对本实施例的半导体结构100a与图1E的半导体结构100的差异做说明。

请参照图2，在本实施例中，沟槽116a的相对两侧壁也是彼此平行，惟上述两侧壁的表面为粗糙面。如此配置，可进一步增加焊料层132与沟槽116a 的相对两侧壁的接触面积，因而可进一步延长焊料层132在熔融状态时沿两侧壁流动的流动路径及时间，使焊料层132由熔融状态下具有足够的时间形成固态，进而可更进一步降低任两相邻的焊垫120上的焊料层132在回焊后桥接的机率，并进一步提升半导体结构100a的生产良率。

图3是依照本发明的另一实施例的一种半导体结构的剖面示意图。在此必须说明的是，本实施例的半导体结构100b与图1E的半导体结构100相似，因此，本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。以下将针对本实施例的半导体结构100b与图1E的半导体结构100的差异做说明。

请参照图3，在本实施例中，沟槽116a的相对两侧壁之间的距离如图3所示往靠近核心层112的方向逐渐减小而并非如图1E所示的彼此平行。如此配置，相较于图1E所示的半导体结构100，本实施例的半导体结构100b增加了沟槽116a的相对两侧壁的长度及壁面上的粗糙面116b，因而可进一步延长焊料层132在熔融状态时沿两侧壁下流的流动路径，以及壁面上的粗糙面116b延缓了焊料层132流动的速度，进而可更进一步降低任两相邻的焊垫120上的焊料层132在回焊后桥接的机率，以提升半导体结构100b的生产良率。

图4是依照本发明的另一实施例的一种半导体结构的剖面示意图。在此必须说明的是，本实施例的半导体结构100c与图1E的半导体结构100相似，因此，本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。以下将针对本实施例的半导体结构100c与图1E的半导体结构100的差异做说明。

请参照图4，在本实施例中，介电层116的沟槽116a的数量为多个，其中，沟槽116a的其中之二设置于任两相邻的焊垫120之间。也就是说，任两相邻的焊垫120之间设置有两个沟槽116a，并且，位于任两相邻的焊垫120之间的两个沟槽116a彼此不相连通。如此，任两相邻的焊垫120上的焊料层132在回焊过程中则可分别流至各自对应的两沟槽116a内，并经由上述两沟槽116a的侧壁的阻挡而彼此分隔，因而可避免任两相邻的焊垫120上的焊料层132在回焊后桥接的可能，进而可大幅提升半导体结构100c的生产良率。

图5是依照本发明的另一实施例的一种半导体结构的剖面示意图。在此必须说明的是，本实施例的半导体结构100d与图1E的半导体结构100相似，因此，本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。以下将针对本实施例的半导体结构100d与图1E的半导体结构100的差异做说明。

请参照图5，在本实施例中，半导体结构100d的沟槽116a并未暴露核心层112，也就是说，沟槽116a并未贯穿介电层116，并且，沟槽116a的底面如图5所示为粗糙面116b。如此配置，由于沟槽116a并未暴露核心层112，因此，沟槽116a下方的核心层112仍可保留原有的线路设计，也就是说，核心层112的上表面可具有核心线路层112a。并且，沟槽116a的底面为粗糙面，可增加焊料层132与沟槽116a的接触面积，因而可延长焊料层132在回焊过程中的流动路径，以弥补因沟槽116a未暴露核心层112而导致焊料层132的流动路径缩短的情形。并且，在本发明的一实施例中，沟槽116a的相对两侧壁以及底面可皆为粗糙面116b，以更进一步增加焊料层132与沟槽116a的接触面积，延长焊料层132在回焊过程中的流动路径。因此，本实施例的半导体结构100d可大幅降低任两相邻的焊垫120上的焊料层132在回焊后桥接的机率，并提升半导体结构100d的生产良率。

综上所述，本发明的半导体结构在其基板上的任两相邻的焊垫之间设置有至少一沟槽，以利用位于任两相邻的焊垫之间的沟槽来延长焊垫上的焊料层在熔融状态时的流动路径，使任两相邻的焊垫上的焊料层可以对应的沟槽而彼此分隔，因而可大幅降低任两相邻的焊垫因间距较近而使其上的焊料层在回焊后桥接的情形，因此，本发明的半导体结构由于具有预防性的结构设计，可具有较高的生产良率。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。