一种用于ESD防护的栅控二极管的制作方法

本发明涉及半导体技术领域，具体而言涉及一种用于ESD防护的栅控二极管。

背景技术：

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点。然而，这种进步趋势对终端产品的可靠性会产生不利的影响：在半导体技术领域中，静电放电(ESD)现象是对集成电路的一大威胁，其能够击穿集成电路和半导体元件，促使元件老化，降低生产成品率。因此，随着半导体制程工艺尺寸的不断减小，ESD防护设计在纳米级的CMOS技术中变得越来越具有挑战性和难度。

在现有技术中，多层金属氧化物器件、陶瓷电容以及二极管都可以有效地起到ESD防护作用。其中现有技术通常使用MOS结构二极管来进行ESD防护。栅控二极管(Gated Diode)是一种典型的静电放电(ESD)防护器件，其中，栅极被用于定义N+扩散区和P+扩散区之间的间距。

如图1所示，FinFET栅控二极管一般通过使用一个P+掺杂取代NMOS器件的漏区的N+掺杂而形成。TLP测得的体(bulk)FF下二次击穿电流(It2)与SOI FF相比具有很大的提升，但是该提升还仍然不够。

目前，栅控二极管的布局结构如图2所示，主要存在的问题是漏区一侧的电流拥挤在外延层的底部，而由于鳍片的宽度较窄，使得其和外延层的结合区域非常小，因此限制了器件的放电能力。

因此，有必要提出一种新的用于ESD防护的栅控二极管，以解决现有技术的不足。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明提供一种用于ESD防护的栅控二极管，包括：

半导体衬底；

具有第一导电类型的阱区，位于所述半导体衬底内；

若干鳍片，间隔位于所述半导体衬底上并沿第一方向延伸；

体有源区，位于所述半导体衬底上与所述若干鳍片的一端相连并沿与所述第一方向垂直的第二方向延伸；

主栅极结构，部分覆盖所述若干鳍片并沿所述第二方向延伸；

若干第一虚拟栅极，彼此间隔位于所述主栅极结构一侧、部分覆盖所述若干鳍片并沿所述第二方向延伸；

若干第二虚拟栅极，彼此间隔位于所述主栅极结构的另一侧、部分覆盖所述体有源区并沿所述第二方向延伸；

若干源区，位于所述主栅极结构和所述第一虚拟栅极以及相邻所述第一虚拟栅极之间的所述若干鳍片中，具有第一导电类型；

若干漏区，位于相邻所述第二虚拟栅极之间的所述体有源区中且沿所述第二方向延伸，具有第二导电类型。

进一步，所述若干第二虚拟栅极的数量为2个，所述若干漏区的数量为1个。

进一步，所述若干第二虚拟栅极与所述主栅极结构间隔，所述若干漏区与所述主栅极结构间隔。

进一步，在所述若干源区中形成有第一外延层，在所述若干漏区中形成有第二外延层。

进一步，所述第一导电类型为P型，所述第二导电类型为N型，所述第一外延层为SiGe，所述第二外延层为硅外延层，或者，所述第一导电类型为N型，所述第二导电类型为P型，所述第一外延层为硅外延层，所述第二外延层为SiGe。

进一步，每个所述第一虚拟栅极和所述第二虚拟栅极均包括虚拟栅极介电层和位于所述虚拟栅极介电层之上的虚拟栅极材料层组成的叠层。

进一步，还包括与每个所述源区、每个所述漏区以及所述主栅极结构分别相连接的多个接触。

综上所述，本发明的用于ESD防护的栅控二极管，其漏区形成于体有源区内而非鳍片上，因此提高了静电电流的泄放能力。并在源区和漏区增加多个虚拟栅极来控制外延层的微负载效应，同时使主栅极结构和漏区之间保持一定的间隔距离，可以避免漏区高电压影响下的栅氧击穿问题的产生，因此，本发明的半导体器件具有优异的可靠性和ESD防护能力。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了现有的用于ESD防护的栅控二极管的剖面示意图；

图2示出了现有的用于ESD防护的栅控二极管的平面布局图；

图3A示出了本发明一实施例中的用于ESD防护的PMOS栅控二极管的平面布局图；

图3B示出了本发明一实施例中的用于ESD防护的PMOS栅控二极管的剖面示意图；

图4A示出了本发明一实施例中的用于ESD防护的NMOS栅控二极管的平面布局图；

图4B示出了本发明一实施例中的用于ESD防护的NMOS栅控二极管的剖面示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面将参照图3A-3B及图4A-4B对本发明的用于ESD防护的栅控二极管做详细描述。

其中，图3A示出了本发明一实施例中的用于ESD防护的PMOS栅控二极管的平面布局图；图3B示出了本发明一实施例中的用于ESD防护的PMOS栅控二极管的剖面示意图；图4A示出了本发明一实施例中的用于ESD防护的NMOS栅控二极管的平面布局图；图4B示出了本发明一实施例中的用于ESD防护的NMOS栅控二极管的剖面示意图。

如图3A-3B所示，其示出了一种NMOS栅控二极管，主要以NMOS栅控二极管为例进行阐述。

首先，本发明的栅控二极管包括：半导体衬底100。

具体地，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

在半导体衬底100中形成有隔离结构(未示出)，隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。

半导体衬底100中还形成有具有第一导电类型的阱区，所述第一导电类型为N型或P型，例如，如图4B所示，在PMOS区内形成有N型阱区，如图3B所示，在NMOS区内形成有P型阱区。

还包括间隔位于所述半导体衬底100上并沿第一方向延伸的若干鳍片10。还包括体有源区11，体有源区11位于半导体衬底100上与所述若干鳍片10的一端相连并沿与所述第一方向垂直的第二方向延伸。体有源区11沿第一方向具有一定的宽度。

所述鳍片10和体有源区11的材料可以为硅、锗或锗硅等半导体材料。鳍片10用作FinFET器件的沟道。示例性地，所述鳍片10和体有源区11的形成方法可以为：首先在半导体衬底上形成半导体材料层，半导体衬底内已经形成具有第一导电类型的阱区，所述半导体材料层可以Si、SiGe、Ge或者III-V材料，然后在所述半导体材料层上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了所述鳍片和体有源区的宽度、长度以及位置等，然后以所述光刻胶掩膜层为掩膜蚀刻所述半导体材料层，以形成鳍片和体有源区，然后去除所述光刻胶掩膜层，去除所述光刻胶掩膜层的方法可以为氧化灰化法。

在另一个示例中，所述鳍片10和体有源区11的形成方法还可以为：提供半导体衬底，在半导体衬底内形成有具有第一导电类型的阱区，在半导体衬底上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了所述鳍片和体有源区的宽度、长度以及位置等，然后以所述光刻胶掩膜层为掩膜蚀刻所述半导体衬底，以形成所述鳍片和体有源区，然后去除所述光刻胶掩膜层。

需要注意的是，所述鳍片10和体有源区11的形成方法仅仅是示例性的，并不局限于上述方法。

本发明的栅控二极管还包括部分覆盖所述若干鳍片10并沿所述第二方向延伸的主栅极结构102。

具体地，主栅极结构102包括自下而上的栅极介电层和栅极电极。栅极电极可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1e18到大约1e22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法，诸如但不限于：蒸发方法和溅射方法。通常，栅极电极包括具有厚度从大约50到大约2000埃的掺杂的多晶硅材料。

栅极介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。可以采用适合栅极介电层成分的材料的数种方法的任何一种形成栅极介电层。所包括但非限制性的有热或等离子氧化或氮化方法、化学汽相沉积方法和物理汽相沉积方法。通常，栅极介电层包括具有厚度从大约5到大约70埃的热氧化硅电介质材料。

在半导体衬底100上还可以形成有位于主栅极结构102两侧且紧靠主栅极结构102的间隙壁结构。其中，间隙壁结构可以包括至少一层氧化物层和/或至少一层氮化物层。需要说明的是，间隙壁结构是可选的而非必需的，其主要用于在进行蚀刻或离子注入时保护栅极结构的侧壁不受损伤。

本发明的栅控二极管还包括若干第一虚拟栅极101a，其彼此间隔位于所述主栅极结构102一侧、部分覆盖所述若干鳍片10并沿所述第二方向延伸。

本发明的栅控二极管还包括若干第二虚拟栅极101b，彼此间隔位于所述主栅极结构102的另一侧、部分覆盖所述体有源区11并沿所述第二方向延伸。

每个第一虚拟栅极101a和第二虚拟栅极101b均包括虚拟栅极介电层和位于所述虚拟栅极介电层之上的虚拟栅极材料层组成的叠层。虚拟栅极介电层的材料较佳地为氧化物，例如二氧化硅。虚拟栅极材料层的材料包括多晶硅或无定形碳，较佳地是多晶硅。虚拟栅极介电层和虚拟栅极材料层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。在半导体衬底100上还可以形成有分别位于第一虚拟栅极101a和第二虚拟栅极101b两侧且紧靠第一虚拟栅极101a和第二虚拟栅极101b的间隙壁结构，该间隙壁结构是可选地而非必需的。

本发明的栅控二极管还包括若干源区103，其位于所述主栅极结构102和所述第一虚拟栅极101a以及相邻所述第一虚拟栅极之间的所述若干鳍片10中，具有第一导电类型。如图3B所示，对于NMOS栅控二极管而言，第一导电类型为P型，该源区103为P+型。可通过向预定形成源区的鳍片中进行P型杂质(例如硼等)离子注入而形成。如图4A和4B所示，对于PMOS栅控二极管而言，第一导电类型为N型，该源区103为N+型。可通过向预定形成源区的鳍片10中进行N型杂质(例如磷、砷等)离子注入而形成。

本发明的栅控二极管还包括若干漏区104，其位于相邻所述第二虚拟栅极101b之间的所述体有源区11中且沿所述第二方向延伸，具有第二导电类型。如图3B所示，对于NMOS栅控二极管而言，第二导电类型为N型，较佳地，漏区104为N+型。可通过向预定形成漏区的鳍片中进行N型杂质离子注入而形成。如图4A和4B所示，对于PMOS栅控二极管而言，第二导电类型为P型，较佳地，该漏区104为P+型。可通过向预定形成漏区的鳍片10中进行P型杂质离子注入而形成。漏区104形成于体有源区内，与现有的形成于鳍片中的漏区相比，其抗击穿的能力增强，因此可提高栅控二极管的可靠性。在源区和漏区增加多个虚拟栅极可控制外延层的微负载效应，减少电流在漏区一侧的的外延层底部的聚集。

示例性地，所述若干第二虚拟栅极101b的数量为2，若干漏区104的数量为1，一漏区104位于两个第二虚拟栅极101b之间的鳍片中。

较佳地，所述若干第二虚拟栅极101b与所述主栅极结构102间隔，所述若干漏区104与所述主栅极结构102间隔。第二虚拟栅极和主栅极结构102之间间隔一定的距离，可以避免漏区高电压影响下的栅氧击穿问题的产生。

进一步地，在所述若干源区103中形成有第一外延层，在所述若干漏区104中形成有第二外延层。

示例性地，如图3B所示，所半导体器件为NMOS栅控二极管，则所述第一导电类型为P型，所述第二导电类型为N型，即源区103为P+型源区，漏区104为N+型漏区，相应地，所述第一外延层为SiGe，SiGe作为压应力层。所述第二外延层为硅外延层，例如SiC，SiC作为拉应力层等。由于漏区形成于体有源区内，在漏区的外延层与体有源区接触，因此其接触面积显著增大，相应提高了静电电流的泄放能力。

在另一个示例中，如图4B所示，所半导体器件为PMOS栅控二极管，则所述第一导电类型为N型，所述第二导电类型为P型，即源区103为N+型源区，漏区104为P+型漏区，相应地，所述第一外延层为硅外延层，例如SiC，SiC作为拉应力层等，所述第二外延层为SiGe，SiGe作为压应力层。

进一步地，本发明的栅控二极管还包括与每个所述源区103和每个所述漏区104以及与所述主栅极结构102分别相连接的多个接触105。还包括与主栅极结构102相连的金属互连层等。

综上所述，本发明的用于ESD防护的栅控二极管，其漏区形成于体有源区内而非鳍片上，因此提高了静电电流的泄放能力。并在源区和漏区增加多个虚拟栅极来控制外延层的微负载效应(micro-loading effect)，同时使主栅极结构和漏区之间保持一定的间隔距离，可以避免漏区高电压影响下的栅氧击穿问题的产生，因此，本发明的半导体器件具有优异的可靠性和ESD防护能力。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。