化合物半导体集成电路的电路布局方法与流程

本发明有关一种化合物半导体集成电路的电路布局方法，尤指一种具有提高化合物半导体集成电路的抗湿能力的化合物半导体集成电路的电路布局方法。

背景技术：

在一化合物半导体集成电路(compound semiconductor integrated circuits)中，当两不同电位的金属层需要交错跨接(cross-connect)时，两金属层之间于交错跨接的区域需做好隔离。一般现有技术是形成以聚酰亚胺(Polyimide)所构成的一隔离层来隔离两不同电位的金属层的交错跨接，通常是在一底金属层之上涂布一层聚酰亚胺的隔离层，再于聚酰亚胺的隔离层之上形成一顶金属层，其中底金属层以及顶金属层为两不同电位的金属层。除了在底金属层以及顶金属层交错跨接的重叠区域及其附近需要此聚酰亚胺的隔离层之外，其他的区域并不需要这一层聚酰亚胺的隔离层。由于现有技术并不会特别去蚀刻以去除聚酰亚胺的隔离层，因而聚酰亚胺的隔离层不仅存在底金属层以及顶金属层交错跨接的重叠区域，其他不需要聚酰亚胺的隔离层的区域并未被去除。

然而，由于聚酰亚胺本身所具有的吸水率，使得聚酰亚胺的隔离层的存在会对化合物半导体集成电路的抗湿能力造成严重的影响。除了在底金属层以及顶金属层交错跨接的重叠区域必需要有聚酰亚胺的隔离层以隔离两不同电位的底金属层以及顶金属层之外，其他不需要聚酰亚胺的隔离层的广大区域，是造成化合物半导体集成电路的抗湿能力大幅降低的主因。

此外，隔离层必需是一种具有低介电常数的低介电材料，以隔离两不同电位的底金属层以及顶金属层，且由于隔离层的存在，尤其隔离层必需存在于底金属层以及顶金属层交错跨接的重叠区域，因此隔离层对于在底金属层以及顶金属层交错跨接的重叠区域附近的化合物半导体集成电路的一阻抗 (Impedance)的大小会有所影响。

有鉴于此，发明人开发出一种化合物半导体集成电路的电路布局方法，能够避免上述的缺点，能大幅地提高化合物半导体集成电路的抗湿能力，以及具有提高化合物半导体集成电路的效能等优点，以兼顾使用弹性与经济性等考量，因此遂有本发明的产生。

技术实现要素：

本发明所欲解决的技术问题有二：第一、若能有效地去除其他不需要聚酰亚胺的隔离层的广大区域的聚酰亚胺的隔离层，将能大幅地提高化合物半导体集成电路的抗湿能力。因此，如何形成一种隔离层以隔离两不同电位的底金属层以及顶金属层，且又能有效地去除底金属层以及顶金属层交错跨接的重叠区域以外的广大区域的该隔离层，以大幅地提高化合物半导体集成电路的抗湿能力是本发明所欲解决的第一个技术问题。

第二、若能有效地去除其他不需要隔离层的广大区域的隔离层，除了可降低隔离层对化合物半导体集成电路的该阻抗的大小的影响之外，甚至还可通过进行设计调整存在于底金属层以及顶金属层交错跨接的重叠区域附近的隔离层的厚度、面积及形状以及挑选隔离层的材料的介电常数，使得化合物半导体集成电路的该阻抗的大小被影响成为有助于化合物半导体集成电路的效能优劣，反而使原本未加以设计调整的不利于化合物半导体集成电路的该阻抗大小的影响，转变成有助于化合物半导体集成电路的效能。因此，如何降低该隔离层对化合物半导体集成电路的一阻抗的不利影响，通过进行设计调整存在于底金属层以及顶金属层交错跨接的重叠区域附近的该隔离层的厚度、面积及形状以及挑选该隔离层的材料的介电常数，进而提升化合物半导体集成电路的效能是本发明所欲解决的第二个技术问题。

为解决前述问题，以达到所预期的功效，本发明提供一种合物半导体集成电路的电路布局方法，包括以下步骤：A1：划定一化合物半导体集成电路布局于一化合物半导体基板的上表面，其中该化合物半导体集成电路布局包括一第一电路布局以及一第二电路布局，其中该第一电路布局的区域与该第二电路布局的区域于一重叠区域相重叠，一邻近跨接区域定义为包含该重叠区域以及该重叠区域的周围邻近区域；A2：划定一第一介电区域于该化合物 半导体基板的上表面，其中该第一介电区域位于该邻近跨接区域之内，且该第一介电区域与至少部分该重叠区域相重叠，其中该化合物半导体基板的上表面的该第一介电区域以外的区域定义为一第二介电区域；A3：形成一第一金属层于该第一电路布局的区域内；A4：形成由一低介电材料所构成的一低介电凸块，其中该低介电凸块同时形成于该第一介电区域及该第二介电区域内，该第一介电区域内的该低介电凸块定义为一第一介电凸块，该第二介电区域内的该低介电凸块定义为一第二介电凸块，其中该第二介电凸块的厚度不大于该第一介电凸块的厚度，且至少部分的该第二介电凸块的厚度小于该第一介电凸块的厚度；以及A5：形成一第二金属层于该第二电路布局的区域内。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该低介电材料具有一小于5％的吸水率。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该低介电材料包括选自以下群组的至少一者：聚苯并恶唑(polybenzoxazole，简称PBO)以及苯并环丁烷(Benzo Cyclobutane，简称BCB)。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中A4步骤中，形成该低介电凸块包括以下步骤：同时于该第一介电区域及该第二介电区域内形成一第一低介电层，其中该第一低介电层的厚度等于该第二介电凸块的厚度；以及于该第一介电区域内形成一第二低介电层，其中该第二低介电层的厚度加上该第一低介电层的厚度等于该第一介电凸块的厚度。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中A4步骤中，其中形成该低介电凸块包括以下步骤：同时于该第一介电区域及该第二介电区域内形成一第一低介电层，其中该第一低介电层的厚度等于该第二介电凸块的厚度；同时于该第一介电区域及该第二介电区域内形成该第二低介电层，其中该第二低介电层的厚度加上该第一低介电层的厚度等于该第一介电凸块的厚度；以及曝光显影或蚀刻以去除该第二介电区域内的该第二低介电层。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中A4步骤中，形成该低介电凸块包括以下步骤：同时于该第一介电区域及该第二介电区域内形成该低介电凸块，其中该低介电凸块的厚度等于该第一介电凸 块的厚度；以及曝光显影或蚀刻该第二介电区域内的该低介电凸块，使得该第一介电区域内的该低介电凸块的厚度为该第一介电凸块的厚度，且该第二介电区域内的该低介电凸块的厚度为该第二介电凸块的厚度。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中A4步骤中，形成该低介电凸块包括以下步骤：同时于该第一介电区域及该第二介电区域内形成该低介电凸块；以及曝光显影或蚀刻该第一介电区域及该第二介电区域内的该低介电凸块，使得该第一介电区域内的该低介电凸块的厚度为该第一介电凸块的厚度，且该第二介电区域内的该低介电凸块的厚度为该第二介电凸块的厚度。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该重叠区域的周围邻近区域包括该重叠区域的周遭50μm的范围以内的区域。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该低介电材料的介电常数小于7。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中形成该第一介电凸块还包括以下步骤：依据该邻近跨接区域附近的该化合物半导体集成电路的一阻抗所需大小，决定相对应于该邻近跨接区域的该第一介电凸块的厚度、面积及形状以及该低介电材料的一介电常数，以形成该第一介电凸块，藉此提升该化合物半导体集成电路的效能。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中还包括以下步骤：划定一功率放大器布局于该化合物半导体集成电路布局中；形成一功率放大器于该功率放大器布局的区域内，其中该功率放大器包括一第一端、一第二端以及一第三端，其中该第一端及该第二端的其中之一为该功率放大器的一输出端，其中该第一端与该第一金属层及该第二金属层的其中之一电性相连，该第二端与该第一金属层及该第二金属层的其中之另一电性相连，使得该功率放大器的该第一端及该第二端通过该第一介电凸块形成隔离；以及依据该邻近跨接区域附近的该功率放大器的该第一端以及该第二端间的一输出阻抗所需大小，决定相对应于该邻近跨接区域的该第一介电凸块的厚度、面积及形状以及该低介电材料的一介电常数，以形成该第一介电凸块，藉此提升该化合物半导体集成电路的效能。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该 功率放大器为一双极性晶体管或一异质接面双极性晶体管，该第一端为一集极，该第二端为一射极，该第三端为一基极，其中该输出阻抗为该功率放大器的该集极及该射极间的阻抗。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该功率放大器为一场效晶体管，该第一端为一漏极，该第二端为一源极，该第三端为一栅极，其中该输出阻抗为该功率放大器的该漏极及该源极间的阻抗。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中还包括以下步骤：划定一主功率放大器布局以及一偏压电路功率放大器布局于该化合物半导体集成电路布局中；形成一主功率放大器于该主功率放大器布局的区域内，其中该主功率放大器包括一主功率放大器第一端、一主功率放大器第二端以及一主功率放大器第三端，其中该主功率放大器第三端为该主功率放大器的一输入端；形成一偏压电路功率放大器于该偏压电路功率放大器布局的区域内，其中该偏压电路功率放大器包括一偏压电路功率放大器第一端、一偏压电路功率放大器第二端以及一偏压电路功率放大器第三端，其中该偏压电路功率放大器第一端与该第一金属层及该第二金属层的其中之一电性相连，该主功率放大器第三端与该第一金属层及该第二金属层的其中之另一电性相连，使得该偏压电路功率放大器第一端及该主功率放大器第三端通过该第一介电凸块形成隔离；以及依据该邻近跨接区域附近的该偏压电路功率放大器第一端以及该主功率放大器第三端间的一阻抗所需大小，决定相对应于该邻近跨接区域的该第一介电凸块的厚度、面积及形状以及该低介电材料的一介电常数，以形成该第一介电凸块，藉此提升该化合物半导体集成电路的效能，其中该阻抗为该主功率放大器的一输入阻抗。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该主功率放大器以及该偏压电路功率放大器为一双极性晶体管或一异质接面双极性晶体管，该主功率放大器第一端为一主功率放大器集极，该主功率放大器第二端为一主功率放大器射极，该主功率放大器第三端为一主功率放大器基极，该偏压电路功率放大器第一端为一偏压电路功率放大器集极，该偏压电路功率放大器第二端为一偏压电路功率放大器射极，该偏压电路功率放大器第三端为一偏压电路功率放大器基极，其中该输入阻抗为该偏压电路功率放大器集极及该主功率放大器基极间的阻抗。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该主功率放大器以及该偏压电路功率放大器为一场效晶体管，该主功率放大器第一端为一主功率放大器漏极，该主功率放大器第二端为一主功率放大器源极，该主功率放大器第三端为一主功率放大器栅极，该偏压电路功率放大器第一端为一偏压电路功率放大器漏极，该偏压电路功率放大器第二端为一偏压电路功率放大器源极，该偏压电路功率放大器第三端为一偏压电路功率放大器栅极，其中该输入阻抗为该偏压电路功率放大器漏极及该主功率放大器栅极间的阻抗。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中在A3步骤以及A4步骤之间还包括一形成至少一上绝缘层的步骤，其中该至少一上绝缘层形成于该化合物半导体基板之上以及该第一金属层之上，且该至少一上绝缘层形成于该低介电凸块之下。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中构成该至少一上绝缘层的材料包括选自以下群组的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中于A3步骤之前还包括一形成至少一下绝缘层的步骤，其中该至少一下绝缘层形成于该化合物半导体基板之上，且该至少一下绝缘层形成于该第一金属层之下以及该低介电凸块之下。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中构成该至少一下绝缘层的材料包括选自以下群组的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中在A5步骤之后还包括一形成至少一保护层于该化合物半导体集成电路之上的步骤。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中构成该至少一保护层的材料包括选自以下群组的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。

此外，本发明还提供一种合物半导体集成电路的电路布局方法，包括以下步骤：B1：划定一化合物半导体集成电路布局于一化合物半导体基板的上 表面，其中该化合物半导体集成电路布局包括一第一电路布局以及一第二电路布局，其中该第一电路布局的区域与该第二电路布局的区域于一重叠区域相重叠，一邻近跨接区域定义为包含该重叠区域以及该重叠区域的周围邻近区域；B2：划定一第一介电区域于该化合物半导体基板的上表面，其中该第一介电区域位于该邻近跨接区域之内，且该第一介电区域与至少部分该重叠区域相重叠，其中该化合物半导体基板的上表面的该第一介电区域以外的区域定义为一第二介电区域；B3：形成一第一金属层于该第一电路布局的区域内；B4：形成由一低介电材料所构成的一第一介电凸块于该第一介电区域内；以及B5：形成一第二金属层于该第二电路布局的区域内。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该低介电材料具有一小于5％的吸水率。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该低介电材料包括选自以下群组的至少一者：聚苯并恶唑(polybenzoxazole，简称PBO)以及苯并环丁烷(Benzo Cyclobutane，简称BCB)。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中B4步骤中，形成该第一介电凸块包括以下步骤：同时于该第一介电区域及该第二介电区域内形成一低介电凸块；以及曝光显影或蚀刻去除该第二介电区域内的该低介电凸块，使得该第一介电区域内的该低介电凸块的厚度为该第一介电凸块的厚度，且该第二介电区域内的该低介电凸块的厚度为零。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中B4步骤中，形成该第一介电凸块包括以下步骤：同时于该第一介电区域及该第二介电区域内形成一低介电凸块；以及曝光显影或蚀刻该第一介电区域及该第二介电区域内的该低介电凸块，使得该第一介电区域内的该低介电凸块的厚度为该第一介电凸块的厚度，且该第二介电区域内的该低介电凸块的厚度为零。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该重叠区域的周围邻近区域包括该重叠区域的周遭50μm的范围以内的区域。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该低介电材料的介电常数小于7。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中形 成该第一介电凸块还包括以下步骤：依据该邻近跨接区域附近的该化合物半导体集成电路的一阻抗所需大小，决定相对应于该邻近跨接区域的该第一介电凸块的厚度、面积及形状以及该低介电材料的一介电常数，以形成该第一介电凸块，藉此提升该化合物半导体集成电路的效能。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中还包括以下步骤：划定一功率放大器布局于该化合物半导体集成电路布局中；形成一功率放大器于该功率放大器布局的区域内，其中该功率放大器包括一第一端、一第二端以及一第三端，其中该第一端及该第二端的其中之一为该功率放大器的一输出端，其中该第一端与该第一金属层及该第二金属层的其中之一电性相连，该第二端与该第一金属层及该第二金属层的其中之另一电性相连，使得该功率放大器的该第一端及该第二端通过该第一介电凸块形成隔离；以及依据该邻近跨接区域附近的该功率放大器的该第一端以及该第二端间的一输出阻抗所需大小，决定相对应于该邻近跨接区域的该第一介电凸块的厚度、面积及形状以及该低介电材料的一介电常数，以形成该第一介电凸块，藉此提升该化合物半导体集成电路的效能。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该功率放大器为一双极性晶体管或一异质接面双极性晶体管，该第一端为一集极，该第二端为一射极，该第三端为一基极，其中该输出阻抗为该功率放大器的该集极及该射极间的阻抗。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该功率放大器为一场效晶体管，该第一端为一漏极，该第二端为一源极，该第三端为一栅极，其中该输出阻抗为该功率放大器的该漏极及该源极间的阻抗。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中还包括以下步骤：划定一主功率放大器布局以及一偏压电路功率放大器布局于该化合物半导体集成电路布局中；形成一主功率放大器于该主功率放大器布局的区域内，其中该主功率放大器包括一主功率放大器第一端、一主功率放大器第二端以及一主功率放大器第三端，其中该主功率放大器第三端为该主功率放大器的一输入端；形成一偏压电路功率放大器于该偏压电路功率放大器布局的区域内，其中该偏压电路功率放大器包括一偏压电路功率放大器第一端、一偏压电路功率放大器第二端以及一偏压电路功率放大器第三端，其 中该偏压电路功率放大器第一端与该第一金属层及该第二金属层的其中之一电性相连，该主功率放大器第三端与该第一金属层及该第二金属层的其中之另一电性相连，使得该偏压电路功率放大器第一端及该主功率放大器第三端通过该第一介电凸块形成隔离；以及依据该邻近跨接区域附近的该偏压电路功率放大器第一端以及该主功率放大器第三端间的一阻抗所需大小，决定相对应于该邻近跨接区域的该第一介电凸块的厚度、面积及形状以及该低介电材料的一介电常数，以形成该第一介电凸块，藉此提升该化合物半导体集成电路的效能，其中该阻抗为该主功率放大器的一输入阻抗。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该主功率放大器以及该偏压电路功率放大器为一双极性晶体管或一异质接面双极性晶体管，该主功率放大器第一端为一主功率放大器集极，该主功率放大器第二端为一主功率放大器射极，该主功率放大器第三端为一主功率放大器基极，该偏压电路功率放大器第一端为一偏压电路功率放大器集极，该偏压电路功率放大器第二端为一偏压电路功率放大器射极，该偏压电路功率放大器第三端为一偏压电路功率放大器基极，其中该输入阻抗为该偏压电路功率放大器集极及该主功率放大器基极间的阻抗。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该主功率放大器以及该偏压电路功率放大器为一场效晶体管，该主功率放大器第一端为一主功率放大器漏极，该主功率放大器第二端为一主功率放大器源极，该主功率放大器第三端为一主功率放大器栅极，该偏压电路功率放大器第一端为一偏压电路功率放大器漏极，该偏压电路功率放大器第二端为一偏压电路功率放大器源极，该偏压电路功率放大器第三端为一偏压电路功率放大器栅极，其中该输入阻抗为该偏压电路功率放大器漏极及该主功率放大器栅极间的阻抗。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中在B3步骤以及B4步骤之间还包括一形成至少一上绝缘层的步骤，其中该至少一上绝缘层形成于该化合物半导体基板之上以及该第一金属层之上，且该至少一上绝缘层形成于该第一介电凸块之下。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中构成该至少一上绝缘层的材料包括选自以下群组的至少一者：氮化硅(SiN)以 及氧化硅(SiO₂)。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中在B3步骤之前还包括一形成至少一下绝缘层的步骤，其中该至少一下绝缘层形成于该化合物半导体基板之上，且该至少一下绝缘层形成于该第一金属层之下以及该第一介电凸块之下。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中构成该至少一下绝缘层的材料包括选自以下群组的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中在B5步骤之后还包括一形成至少一保护层于该化合物半导体集成电路之上的步骤。

在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中构成该至少一保护层的材料包括选自以下群组的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。

为进一步了解本发明，以下举较佳的实施例，配合附图，将本发明的具体构成内容及其所达成的功效详细说明如下。

附图说明

图1以及图1A分别为本发明一种化合物半导体集成电路的电路布局方法的一具体实施例的俯视图以及剖面图；

图1B以及图1C分别为本发明一种化合物半导体集成电路的电路布局方法的另一具体实施例的俯视图以及剖面图；

图1D以及图1E分别为本发明一种化合物半导体集成电路的电路布局方法的又一具体实施例的俯视图以及剖面图；

图1F以及图1G分别为本发明一种化合物半导体集成电路的电路布局方法的再一具体实施例的俯视图以及剖面图；

图1H以及图1I分别为本发明一种化合物半导体集成电路的电路布局方法的另一具体实施例的俯视图以及剖面图；

图1J以及图1K分别为本发明一种化合物半导体集成电路的电路布局方法的又一具体实施例的俯视图以及剖面图；

图1L以及图1M分别为本发明一种化合物半导体集成电路的电路布局方法的再一具体实施例的俯视图以及剖面图；

图1N以及图1O分别为本发明一种化合物半导体集成电路的电路布局方法的另一具体实施例的俯视图以及剖面图；

图1P为本发明一种化合物半导体集成电路的电路布局方法的又一具体实施例的俯视图；

图1Q为本发明一种化合物半导体集成电路的电路布局方法的再一具体实施例的俯视图；

图2为本发明一种化合物半导体集成电路的电路布局方法流程图；

图2A为本发明一种化合物半导体集成电路的电路布局方法流程图；

图2B～图2G为本发明一种化合物半导体集成电路的电路布局方法的具体实施例的流程步骤剖面示意图；

图2H为本发明一种化合物半导体集成电路的电路布局方法的另一具体实施例的剖面图；

图2I为本发明一种化合物半导体集成电路电路布局方法的又一具体实施例剖面图；

图2J为本发明一种化合物半导体集成电路的电路布局方法的再一具体实施例的剖面图；

图2K为本发明一种化合物半导体集成电路的电路布局方法的另一具体实施例的剖面图；

图2L为本发明一种化合物半导体集成电路的电路布局方法的又一具体实施例的剖面图；

图2M为本发明一种化合物半导体集成电路的电路布局方法的再一具体实施例的剖面图；

图3为本发明一种化合物半导体集成电路的电路布局方法的一具体实施例的俯视示意图；

图3A为本发明一种化合物半导体集成电路的电路布局方法的另一具体实施例的俯视示意图；

图3B描绘出图3A的局部电路的示意图；

图3C为图3B中b—b’剖面线的垂直截面的剖面示意图；

图3D为本发明一种化合物半导体集成电路的电路布局方法的又一实施例的剖面结构的剖面示意图；

图4为本发明一种化合物半导体集成电路的电路布局方法的一具体实施例的局部电路布局示意图；

图4A为相对应于图4中的实施例的部分电路图；

图4B为图4中的c—c’剖面线的垂直截面的剖面示意图；

图4C为图4B中V方框的区域的局部放大图。

附图标记说明：

具体实施方式

请同时参阅图1以及图1A，图1以及图1A分别为本发明一种化合物半导体集成电路的电路布局方法的一具体实施例的俯视图以及剖面图。一化合物半导体集成电路布局1被划定于一化合物半导体基板10的上表面，其中化合物半导体集成电路布局1包括一第一电路布局21以及一第二电路布局22。一第一金属层61形成于第一电路布局21的区域内。其中第一电路布局21的区域与第二电路布局22的区域于一重叠区域31相重叠。其中一邻近跨接区域33包括重叠区域31以及重叠区域31的周围邻近区域32。一第一介电区域41(黑色粗框的区域)被划定于化合物半导体基板10的上表面，其中第一介电区域41位于邻近跨接区域33之内，且第一介电区域41与至少部分重叠区域31相重叠(在此实施例中，第一介电区域41包含整个重叠区域31)。其中化合物半导体基板10的上表面的第一介电区域41(黑色粗框的区域)以外的区域为一第二介电区域42。一低介电材料所构成的一低介电凸块50形成于化合物半导体基板10之上以及第一金属层61之上。在此实施例中，低介电凸块50同时形成于第一介电区域41(黑色粗框的区域)以及第二介电区域42内。其中形成于第一介电区域41内的低介电凸块50为一第一介电凸块51(黑色粗框的区域)，第一介电凸块51具有一第一介电凸块的厚度53。其中形成于第二介电区域42内的低介电凸块50为一第二介电凸块52，第二介电凸块52具有一第二介电凸块的厚度54，其中第二介电凸块的厚度54不大于第一介电凸块的厚度53，且至少部分第二介电凸块的厚度54小于第一介电凸块的厚度53(如图1A所示)。一第二金属层62形成于第二电路布局22的区域内。在此实施例中，第二金属层62形成于第一介电凸块51之上以及第二介电凸块52之上。

在本发明的图式中，其中图1、图1B、图1D、图1F、图1H、图1J、图1L、图1N、图1P、图1Q、图3B以及图4等图式中，第一金属层61为右上至左下的45度斜线的区块；而第二金属层62则为左上至右下的45度斜线的区块；右上至左下的45度斜线与左上至右下的45度斜线两者交错的区块则为重叠区域31；黑色粗框的区域为第一介电区域41，同时也是第一介电凸块51所形成的区域。此外，图3以及图3A中黑色粗框的区域也是第一介电区域41，同时也 是第一介电凸块51所形成的区域。

请同时参阅图1B以及图1C，图1B以及图1C分别为本发明一种化合物半导体集成电路的电路布局方法的另一具体实施例的俯视图以及剖面图。一化合物半导体集成电路布局1被划定于一化合物半导体基板10的上表面，其中化合物半导体集成电路布局1包括一第一电路布局21以及一第二电路布局22。一第一金属层61形成于第一电路布局21的区域内。其中第一电路布局21的区域与第二电路布局22的区域于一重叠区域31相重叠。其中一邻近跨接区域33包括重叠区域31以及重叠区域31的周围邻近区域32。一第一介电区域41(黑色粗框的区域)被划定于化合物半导体基板10的上表面，其中第一介电区域41位于邻近跨接区域33之内，且第一介电区域41与至少部分重叠区域31相重叠(在此实施例中，第一介电区域41包含整个重叠区域31)。其中化合物半导体基板10的上表面的第一介电区域41(黑色粗框的区域)以外的区域为一第二介电区域42。一低介电材料所构成的一低介电凸块50形成于化合物半导体基板10之上以及第一金属层61之上。在此实施例中，低介电凸块50只形成于第一介电区域41(黑色粗框的区域)内，而不形成于第二介电区域42内，因此，在此实施例中，第二介电区域42并无第二介电凸块52。其中形成于第一介电区域41内的低介电凸块50为一第一介电凸块51(黑色粗框的区域)，第一介电凸块51具有一第一介电凸块的厚度53。一第二金属层62形成于第二电路布局22的区域内。在此实施例中，第二金属层62形成于第一介电凸块51之上以及化合物半导体基板10之上。

在图1～图1C的实施例中，低介电凸块50是同时由第一介电凸块51(黑色粗框的区域)以及第二介电凸块52所构成(如图1以及图1A的实施例)，或是仅由第一介电凸块51(黑色粗框的区域)所构成而无第二介电凸块52(如图1B以及图1C的实施例)。第一介电凸块51的主要功能是在隔离不同电位的第一金属层61以及第二金属层62。然而，第二介电凸块52却会造成化合物半导体集成电路1的抗湿能力大幅降低。因此，当第二介电凸块的厚度54不大于第一介电凸块的厚度53，且至少部分第二介电凸块的厚度54小于第一介电凸块的厚度53时，将有助于增强化合物半导体集成电路1的抗湿能力。尤其当至少部分第二介电凸块的厚度54小于第一介电凸块的厚度53的90％以下时，即可明显增强化合物半导体集成电路1的抗湿能力。而第二介电凸块52的厚度越 小，则对化合物半导体集成电路1的抗湿能力的增强有越明显效果。而当所有的第二介电凸块52皆被移除时(也即如图1B以及图1C所示的实施例，无第二介电凸块52)，对增强化合物半导体集成电路1的抗湿能力有极佳的效果。

在本发明的所有实施例中，有些具有第二介电凸块52，而有些实施例则并无第二介电凸块52。在本发明的具有第二介电凸块52的实施例中，其至少部分第二介电凸块的厚度54大于0且小于第一介电凸块的厚度53的90％、大于0且小于第一介电凸块的厚度53的85％、大于0且小于第一介电凸块的厚度53的80％、大于0且小于第一介电凸块的厚度53的75％、大于0且小于第一介电凸块的厚度53的70％、大于0且小于第一介电凸块的厚度53的65％、大于0且小于第一介电凸块的厚度53的60％、大于0且小于第一介电凸块的厚度53的55％、大于0且小于第一介电凸块的厚度53的50％、大于0且小于第一介电凸块的厚度53的45％、大于0且小于第一介电凸块的厚度53的40％、大于0且小于第一介电凸块的厚度53的35％、大于0且小于第一介电凸块的厚度53的30％、大于0且小于第一介电凸块的厚度53的25％、大于0且小于第一介电凸块的厚度53的20％、大于0且小于第一介电凸块的厚度53的15％、大于0且小于第一介电凸块的厚度53的12％、大于0且小于第一介电凸块的厚度53的10％、大于0且小于第一介电凸块的厚度53的9％、大于0且小于第一介电凸块的厚度53的8％、大于0且小于第一介电凸块的厚度53的7％、大于0且小于第一介电凸块的厚度53的6％、大于0且小于第一介电凸块的厚度53的5％、大于0且小于第一介电凸块的厚度53的4％、大于0且小于第一介电凸块的厚度53的3％、大于0且小于第一介电凸块的厚度53的2％或大于0且小于第一介电凸块的厚度53的1％。

在本发明的所有实施例中，重叠区域31为第一电路布局21的区域与第二电路布局22的区域相重叠的区域。而重叠区域31的周围邻近区域32指重叠区域31的周遭至少50μm的范围以内的区域、至少47μm的范围以内的区域、至少45μm的范围以内的区域、至少43μm的范围以内的区域、至少40μm的范围以内的区域、至少37μm的范围以内的区域、至少35μm的范围以内的区域、至少33μm的范围以内的区域、至少30μm的范围以内的区域、至少28μm的范围以内的区域、至少25μm的范围以内的区域、至少23μm的范围以内的区域、至少20μm的范围以内的区域、至少17μm的范围以内的区域、至少15μm的范围以内的区域、至少12μm的范围以内的区域、至少10μm的范围以内的区域、至少 9μm的范围以内的区域、至少8μm的范围以内的区域、至少7μm的范围以内的区域、至少6μm的范围以内的区域或至少5μm的范围以内的区域。而所谓的邻近跨接区域33由重叠区域31以及重叠区域31的周围邻近区域32所构成。

此外，本发明在选择低介电凸块50的材料时，选择具有低吸水率的低介电凸块50，其中低介电凸块50的吸水率至少小于5％、至少小于4.5％、至少小于4％、至少小于3.5％、至少小于3％、至少小于2.5％或至少小于2％。

在本发明的实施例中，所选择的低介电凸块50的材料可为一聚苯并恶唑(polybenzoxazole，简称PBO)或一苯并环丁烷(Benzo Cyclobutane，简称BCB)。其中低介电凸块50的材料的最佳选择为一具感光性的聚苯并恶唑(polybenzoxazole，简称PBO)或一苯并环丁烷(Benzo Cyclobutane，简称BCB)。可以通过曝光显影或是蚀刻的方法，将第二介电凸块52去除。尤其当选择以具感光性的聚苯并恶唑或苯并环丁烷的材料做为低介电凸块50的材料时，是可轻易地以曝光显影的方法将在第二介电区域42内由具感光性的聚苯并恶唑或苯并环丁烷所构成的第二介电凸块52完全去除，藉此增强化合物半导体集成电路1的抗湿能力。

在本发明的所有实施例中，所选择的低介电凸块50的材料其介电常数为至少小于7、至少小于6.7、至少小于6.3、至少小于6、至少小于5.7、至少小于5.3、至少小于5、至少小于4.7、至少小于4.3、至少小于4、至少小于3.7、至少小于3.3、至少小于3、至少小于2.7、至少小于2.3、至少小于2、至少小于1.7、至少小于1.3或至少小于1。

请参阅图1D～图1O的实施例，在这些实施例中分别有不同的一重叠区域31、一第一介电凸块51(黑色粗框的区域)以及一第二介电凸块52的变化型。从这些实施例中，在重叠区域31的周围邻近区域32并无其他的重叠区域31的情况，由单一的重叠区域31的情况来看重叠区域31、第一介电凸块51(黑色粗框的区域)以及第二介电凸块52之间的各种变化可能性。

请同时参阅图1D以及图1E，图1D以及图1E分别为本发明一种化合物半导体集成电路的电路布局方法的又一具体实施例的俯视图以及剖面图。其主要结构与图1以及图1A所示的实施例大致相同，但，其中第一介电区域41(黑色粗框的区域)与重叠区域31的大小相同且完全相重叠。

请同时参阅图1F以及图1G，图1F以及图1G分别为本发明一种化合物半导 体集成电路的电路布局方法的再一具体实施例的俯视图以及剖面图。其主要结构与图1D以及图1E所示的实施例大致相同，但，其中低介电凸块50只形成于第一介电区域41(黑色粗框的区域)内，而在第二介电区域42内并无低介电凸块50，因此在此实施例中，只有第一介电凸块51(黑色粗框的区域)，而无第二介电凸块52。在此实施例中，第二金属层62形成于第一介电凸块51之上以及化合物半导体基板10之上。

请同时参阅图1H以及图1I，图1H以及图1I分别为本发明一种化合物半导体集成电路的电路布局方法的另一具体实施例的俯视图以及剖面图。其主要结构与图1以及图1A所示的实施例大致相同，但，其中第一介电区域41(黑色粗框的区域)完全位于重叠区域31之内。

请同时参阅图1J以及图1K，图1J以及图1K分别为本发明一种化合物半导体集成电路的电路布局方法的又一具体实施例的俯视图以及剖面图。其主要结构与图1H以及图1I所示的实施例大致相同，但，其中低介电凸块50只形成于第一介电区域41(黑色粗框的区域)内，而在第二介电区域42内并无低介电凸块50，因此在此实施例中，只有第一介电凸块51(黑色粗框的区域)，而无第二介电凸块52。在此实施例中，第二金属层62形成于第一介电凸块51之上以及化合物半导体基板10之上。

请同时参阅图1L以及图1M，图1L以及图1M分别为本发明一种化合物半导体集成电路的电路布局方法的再一具体实施例的俯视图以及剖面图。其主要结构与图1以及图1A所示的实施例大致相同，但，其中第一介电区域41(黑色粗框的区域)与部分重叠区域31相重叠。

请同时参阅图1N以及图1O，图1N以及图1O分别为本发明一种化合物半导体集成电路的电路布局方法的另一具体实施例的俯视图以及剖面图。其主要结构与图1L以及图1M所示的实施例大致相同，但，其中低介电凸块50只形成于第一介电区域41(黑色粗框的区域)内，而在第二介电区域42内并无低介电凸块50，因此在此实施例中，只有第一介电凸块51(黑色粗框的区域)，而无第二介电凸块52。在此实施例中，第二金属层62形成于第一介电凸块51之上以及化合物半导体基板10之上。

再请参阅图1P以及图1Q的实施例，在这些实施例中则分别有不同变化型的多个重叠区域31，且这些多个重叠区域31距离都很相近。因此在这些实施 例中，每一个重叠区域31的周围邻近区域32会互相涵盖到其他的重叠区域31以及其他的重叠区域31的周围邻近区域32。因而，由这些多个重叠区域31以及这些多个重叠区域31的周围邻近区域32所构成的邻近跨接区域33，为一组合区域。先请参阅图1P，图1P为本发明一种化合物半导体集成电路的电路布局方法的又一具体实施例的俯视图。一化合物半导体集成电路布局1被划定于一化合物半导体基板10(图中未显示)的上表面，其中化合物半导体集成电路布局1包括一第一电路布局21以及一第二电路布局22。一第一金属层61形成于第一电路布局21的区域内。其中第一电路布局21分为三个区域，因此第一金属层61分别形成为一第一金属层第一区611、一第一金属层第二区612以及一第一金属层第三区613。其中第一电路布局21的区域与第二电路布局22的区域于一重叠区域31相重叠，其中重叠区域31以及重叠区域31的周围邻近区域32形成一邻近跨接区域33。在此实施例中重叠区域31分成三个区域，分别为一重叠区域第一区311、一重叠区域第二区312以及一重叠区域第三区313。由于此三个重叠区域31非常相近，因此此三个重叠区域31以及其周围邻近区域32即形成如图所示的邻近跨接区域33。在此实施例中，邻近跨接区域33为一组合区域，该组合区域包括：重叠区域第一区311、重叠区域第二区312、重叠区域第三区313、重叠区域第一区311的周围邻近区域、重叠区域第二区312的周围邻近区域以及重叠区域第三区313的周围邻近区域。一第一介电区域41(黑色粗框的区域)被划定于化合物半导体基板10(图中未显示)的上表面，其中第一介电区域41位于邻近跨接区域33之内，且第一介电区域41与至少部分重叠区域31相重叠(在此实施例中，第一介电区域41包含重叠区域第一区311、重叠区域第二区312以及重叠区域第三区313)。另外，一第二介电区域42定义为化合物半导体基板10(图中未显示)的上表面的第一介电区域41(黑色粗框的区域)以外的区域。一低介电材料所构成的一低介电凸块50形成于化合物半导体基板10(图中未显示)之上以及第一金属层61之上。在此实施例中，低介电凸块50只形成于第一介电区域41(黑色粗框的区域)内，而在第二介电区域42内并无低介电凸块50。其中形成于第一介电区域41内的低介电凸块50为一第一介电凸块51，其中第一介电凸块51具有一第一介电凸块的厚度53(未显示)。因此在此实施例中，只有第一介电凸块51(黑色粗框的区域)，而无第二介电凸块52。一第二金属层62形成于第二电路布局22的区 域内。在此实施例中，第二金属层62形成于第一介电凸块51之上以及化合物半导体基板10之上。此外，本实施例另一种变化型实施例，其主要结构与本实施例大致相同，但，其中低介电凸块50同时形成于第一介电区域41内以及第二介电区域42内，其中形成于第二介电区域42内的低介电凸块50为一第二介电凸块52，其中第二介电凸块52具有一第二介电凸块的厚度54(未显示)，且其中至少部分第二介电凸块的厚度54(未显示)小于第一介电凸块的厚度53(未显示)。第二金属层62则形成于第一介电凸块51之上以及第二介电凸块52之上。

请参阅图1Q，图1Q为本发明一种化合物半导体集成电路的电路布局方法的再一具体实施例的俯视图。在此实施例中，第一电路布局21分为两个区域，因此第一金属层61分别形成为一第一金属层第一区611以及一第一金属层第二区612。其中第一电路布局21的区域与第二电路布局22的区域于一重叠区域31相重叠，其中重叠区域31以及重叠区域31的周围邻近区域32形成一邻近跨接区域33。在此实施例中重叠区域31分成两个区域，分别为一重叠区域第一区311以及一重叠区域第二区312。由于此两个重叠区域31非常相近，因此此两个重叠区域31以及其周围邻近区域32即形成如图所示的邻近跨接区域33。在此实施例中，邻近跨接区域33为一组合区域，该组合区域包括：重叠区域第一区311、重叠区域第二区312、重叠区域第一区311的周围邻近区域以及重叠区域第二区312之周围邻近区域。一第一介电区域41(黑色粗框的区域)被划定于化合物半导体基板10(图中未显示)的上表面，其中第一介电区域41位于邻近跨接区域33之内，且第一介电区域41与至少部分重叠区域31相重叠(在此实施例中，第一介电区域41包含重叠区域第一区311以及重叠区域第二区312)。

请参阅图2，图2为本发明一种化合物半导体集成电路的电路布局方法流程图。该电路布局方法包括以下步骤：(请同时参阅图1、图1A、图1D、图1E、图1H、图1I、图1L以及图1M)A1：划定一化合物半导体集成电路布局1于一化合物半导体基板10的上表面，其中化合物半导体集成电路布局1包括一第一电路布局21以及一第二电路布局22，其中第一电路布局21的区域与第二电路布局22的区域于一重叠区域31相重叠，一邻近跨接区域33定义为包含重叠区域31以及重叠区域31的周围邻近区域32；A2：划定一第一介电区域41(黑 色粗框的区域)于化合物半导体基板10的上表面，其中第一介电区域41位于邻近跨接区域33之内，且第一介电区域41与至少部分重叠区域31相重叠，其中化合物半导体基板10的上表面的第一介电区域41以外的区域定义为一第二介电区域42；A3：形成一第一金属层61于第一电路布局21的区域内；A4：形成由一低介电材料所构成的一低介电凸块50，其中低介电凸块50同时形成于第一介电区域41以及第二介电区域42内(如图1、图1A)，第一介电区域41内的低介电凸块50定义为一第一介电凸块51(黑色粗框的区域)，第一介电凸块51具有一第一介电凸块的厚度53，第二介电区域42内的低介电凸块50定义为一第二介电凸块52，第二介电凸块52具有一第一介电凸块的厚度54，其中第二介电凸块的厚度54不大于第一介电凸块的厚度53，且至少部分第二介电凸块的厚度54小于第一介电凸块的厚度53(如图1、图1A)；以及A5：形成一第二金属层62于第二电路布局22的区域内。藉此，提高化合物半导体集成电路1的抗湿能力。

请参阅图2A，图2A为本发明一种化合物半导体集成电路的电路布局方法流程图。该电路布局方法包括以下步骤：(请同时参阅图1B、图1C、图1F、图1G、图1J、图1K、图1N以及图1O)B1：划定一化合物半导体集成电路布局1于一化合物半导体基板10的上表面，其中化合物半导体集成电路布局1包括一第一电路布局21以及一第二电路布局22，其中第一电路布局21的区域与第二电路布局22的区域于一重叠区域31相重叠，一邻近跨接区域33定义为包含重叠区域31以及重叠区域31的周围邻近区域32；B2：划定一第一介电区域41(黑色粗框的区域)于化合物半导体基板10的上表面，其中第一介电区域41位于邻近跨接区域33之内，且第一介电区域41与至少部分重叠区域31相重叠，其中化合物半导体基板10的上表面的第一介电区域41以外的区域定义为一第二介电区域42；B3：形成一第一金属层61于第一电路布局21的区域内；B4：形成由一低介电材料所构成的一第一介电凸块50于第一介电区域41内(如图1B、图1C，黑色粗框的区域)，第一介电凸块51具有一第一介电凸块的厚度53；以及B5：形成一第二金属层62于第二电路布局22的区域内。藉此，提高化合物半导体集成电路1的抗湿能力。

请参阅图2B以及图2C，图2B以及图2C分别为本发明一种化合物半导体集成电路的电路布局方法的具体实施例的流程步骤剖面示意图。在一实施例中， 其中A4步骤中形成低介电凸块50包括以下步骤：(图2B)同时于第一介电区域41以及第二介电区域42内形成一第一低介电层71，其中第一低介电层71的厚度等于第二介电凸块的厚度54；以及(图2C)于第一介电区域41内形成一第二低介电层72，其中第二低介电层72的厚度加上第二介电凸块的厚度54等于第一介电凸块的厚度53。其中形成第一低介电层71以及第二低介电层72的材料与形成低介电凸块50的低介电材料相同。

请参阅图2B、图2C以及图2D，图2B、图2C以及图2D分别为本发明一种化合物半导体集成电路的电路布局方法的具体实施例的流程步骤剖面示意图。在另一实施例中，其中A4的步骤中形成低介电凸块50包括以下步骤：(图2B)同时于第一介电区域41以及第二介电区域42内形成一第一低介电层71，其中第一低介电层71的厚度等于第二介电凸块的厚度54；(图2D)同时于第一介电区域41以及第二介电区域42内形成一第二低介电层72，其中第一低介电层71的厚度(等于第二介电凸块的厚度54)加上第二低介电层72的厚度等于第一介电凸块的厚度53；以及(图2C)以曝光显影或蚀刻的方式去除第二介电区域42内的第二低介电层72，使得第二介电区域42内仅剩第一低介电层71，且第二介电区域42内的第一低介电层71的厚度为第二介电凸块的厚度54。其中形成第一低介电层71以及第二低介电层72的材料与形成低介电凸块50的低介电材料相同。

请参阅图2E以及图2F，图2E以及图2F分别为本发明一种化合物半导体集成电路的电路布局方法的具体实施例的流程步骤剖面示意图。在又一实施例中，其中A4的步骤中形成低介电凸块50包括以下步骤：(图2E)同时于第一介电区域41以及第二介电区域42内形成低介电凸块50，其中低介电凸块50的厚度55等于第一介电凸块的厚度53；以及(图2F)曝光显影或蚀刻第二介电区域42内的低介电凸块50，使得第一介电区域41内的低介电凸块50的厚度为第一介电凸块的厚度53，且第二介电区域42内的低介电凸块50的厚度为第二介电凸块的厚度54。

请参阅图2E以及图2F，其分别为本发明一种化合物半导体集成电路的电路布局方法的具体实施例的流程步骤剖面示意图。在再一实施例中，其中A4的步骤中形成低介电凸块50包括以下步骤：(图2E)同时于第一介电区域41以及第二介电区域42内形成低介电凸块50，其中低介电凸块50的厚度55大于 第一介电凸块的厚度53；以及(图2F)曝光显影或蚀刻第一介电区域41以及第二介电区域42内的低介电凸块50，使得第一介电区域41内的低介电凸块50的厚度为第一介电凸块的厚度53，且第二介电区域42内的低介电凸块50的厚度为第二介电凸块的厚度54。

请参阅图2E以及图2G，图2E以及图2G分别为本发明一种化合物半导体集成电路的电路布局方法的具体实施例的流程步骤剖面示意图。在另一实施例中，其中B4的步骤中形成第一介电凸块51包括以下步骤：(图2E)同时于第一介电区域41以及第二介电区域42内形成一低介电凸块50，其中低介电凸块50的厚度55等于第一介电凸块的厚度53；以及(图2G)曝光显影或蚀刻移除第二介电区域42内的低介电凸块50，使得第一介电区域41内的低介电凸块50的厚度为第一介电凸块的厚度53，且第二介电区域42内的低介电凸块50的厚度为零。

请参阅图2E以及图2G，图2E以及图2G分别为本发明一种化合物半导体集成电路的电路布局方法的具体实施例的流程步骤剖面示意图。在又一实施例中，其中B4的步骤中形成第一介电凸块51包括以下步骤：(图2E)同时于第一介电区域41以及第二介电区域42内形成一低介电凸块50，其中低介电凸块50的厚度55大于第一介电凸块的厚度53；以及(图2G)曝光显影或蚀刻第一介电区域41内的低介电凸块50，且曝光显影或蚀刻移除第二介电区域42内的低介电凸块50，使得第一介电区域41内的低介电凸块50的厚度为第一介电凸块的厚度53，且第二介电区域42内的低介电凸块50的厚度为零。

请参阅图2H，图2H为本发明一种化合物半导体集成电路的电路布局方法的另一具体实施例的剖面图。其主要结构与图1以及图1A所示的实施例大致相同，但，其中还包括一下绝缘层75形成于化合物半导体基板10之上，且下绝缘层75形成于第一金属层61之下以及低介电凸块50之下。其中构成下绝缘层75的材料包括选自以下群组的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。其主要方法与图2所示的实施例大致相同，但，其中于A3的步骤之前还包括一形成一下绝缘层75的步骤，使得下绝缘层75形成于化合物半导体基板10之上，且下绝缘层75形成于第一金属层61之下以及低介电凸块50之下。在另一实施例中，可包含复数层下绝缘层75的结构(图中未显示)。

请参阅图2I，图2I为本发明一种化合物半导体集成电路的电路布局方法的 又一具体实施例的剖面图。其主要结构与图2H所示的实施例大致相同，但，其中低介电凸块50只形成于第一介电区域41内，而在第二介电区域42内并无低介电凸块50，因此在此实施例中，只有第一介电凸块51，而无第二介电凸块52。在另一实施例中，可包含复数层下绝缘层75的结构(图中未显示)。其主要方法与图2A所示的实施例大致相同，但，其中于B3的步骤之前还包括一形成一下绝缘层75的步骤，使得下绝缘层75形成于化合物半导体基板10之上，且下绝缘层75形成于第一金属层61之下以及第一介电凸块51之下。

请参阅图2J，图2J为本发明一种化合物半导体集成电路的电路布局方法的再一具体实施例的剖面图。其主要结构与图1以及图1A所示的实施例大致相同，但，其中还包括一上绝缘层76形成于化合物半导体基板10之上以及第一金属层61之上，且上绝缘层76形成于低介电凸块50之下。其中构成上绝缘层76的材料包括选自以下群组的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。其主要方法与图2所示的实施例大致相同，但，其中于A3的步骤以及A4的步骤之间还包括一形成一上绝缘层76的步骤，使得上绝缘层76形成于化合物半导体基板10之上以及第一金属层61之上，且上绝缘层76形成于低介电凸块50之下。在另一实施例中，可包含复数层上绝缘层76的结构(图中未显示)。

请参阅图2K，图2K为本发明一种化合物半导体集成电路的电路布局方法的另一具体实施例的剖面图。其主要结构与图2J所示的实施例大致相同，但，其中低介电凸块50只形成于第一介电区域41内，而在第二介电区域42内并无低介电凸块50，因此在此实施例中，只有第一介电凸块51，而无第二介电凸块52。在另一实施例中，可包含复数层上绝缘层76的结构(图中未显示)。其主要方法与图2A所示的实施例大致相同，但，其中于B3的步骤以及B4的步骤之间还包括一形成一上绝缘层76的步骤，使得上绝缘层76形成于化合物半导体基板10之上以及第一金属层61之上，且上绝缘层76形成于第一介电凸块51之下。

请参阅图2L，图2L为本发明一种化合物半导体集成电路的电路布局方法的又一具体实施例的剖面图。其主要结构与图2J所示的实施例大致相同，但，其中还包括一下绝缘层75形成于化合物半导体基板10之上，且下绝缘层75形成于第一金属层61之下以及低介电凸块50之下。其中构成下绝缘层75的材料包括选自以下群组的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。其主要 方法与形成图2J所示的实施例的方法大致相同，但，其中于A3的步骤之前还包括一形成一下绝缘层75的步骤，使得下绝缘层75形成于化合物半导体基板10之上，且下绝缘层75形成于第一金属层61之下以及低介电凸块50之下。在另一实施例中，可包含复数层上绝缘层76的结构(图中未显示)。在又一实施例中，可包含复数层下绝缘层75的结构(图中未显示)。在再一实施例中，可同时包含复数层上绝缘层76的结构(图中未显示)以及复数层下绝缘层75的结构(图中未显示)。

请参阅图2M，图2M为本发明一种化合物半导体集成电路的电路布局方法的再一具体实施例的剖面图。其主要结构与图2L所示的实施例大致相同，但，其中低介电凸块50只形成于第一介电区域41内，而在第二介电区域42内并无低介电凸块50，因此在此实施例中，只有第一介电凸块51，而无第二介电凸块52。在另一实施例中，可包含复数层上绝缘层76的结构(图中未显示)。在又一实施例中，可包含复数层下绝缘层75的结构(图中未显示)。在再一实施例中，可同时包含复数层上绝缘层76的结构(图中未显示)以及复数层下绝缘层75的结构(图中未显示)。其主要方法与形成图2K所示的实施例的方法大致相同，但，其中于B3的步骤之前还包括一形成一下绝缘层75的步骤，使得下绝缘层75形成于化合物半导体基板10之上，且下绝缘层75形成于第一金属层61之下以及第一介电凸块51之下。

请参阅图3，图3为本发明一种化合物半导体集成电路的电路布局方法的一具体实施例的俯视示意图。在一化合物半导体集成电路1的芯片上，同时于一第一介电区域41(黑色粗框的区域)以及一第二介电区域42内形成了一低介电凸块50，其中形成于第一介电区域41内的低介电凸块50为一第一介电凸块51(黑色粗框的区域)，形成于第二介电区域42内的低介电凸块50为一第二介电凸块52，其中第一介电凸块51具有一第一介电凸块的厚度53，第二介电凸块52具有一第二介电凸块的厚度54，且其中至少部分第二介电凸块的厚度54小于第一介电凸块的厚度53。在此实施例中，第二介电凸块52所占的面积相对于第一介电凸块51所占的面积的比例很大，因此，第二介电凸块52的厚度对化合物半导体集成电路1的抗湿能力有显著的影响。当至少部分第二介电凸块的厚度54小于第一介电凸块的厚度53的90％以下时，即可明显增强化合物半导体集成电路1的抗湿能力。而第二介电凸块52的厚度越小，则对化合 物半导体集成电路1的抗湿能力的增强有越明显的效果。

请参阅图3A，图3A为本发明一种化合物半导体集成电路的电路布局方法的另一具体实施例的俯视示意图。其主要结构与图3所示的实施例大致相同，但，其中在一化合物半导体集成电路1的芯片上，仅在一第一介电区域41(黑色粗框的区域)内形成了低介电凸块50，而在第二介电区域42内并无低介电凸块50，而形成于第一介电区域41内的低介电凸块50为一第一介电凸块51(黑色粗框的区域)，其中第一介电凸块51具有一第一介电凸块的厚度53(图中未显示)。因此在此实施例中，只有第一介电凸块51，而无第二介电凸块52。由于图3A中的实施例，并没有第二介电凸块52，因此在此实施例中第一金属层(图中未显示)除了被第一介电凸块51所覆盖住的区域外，其余的第一金属层(图中未显示)并没有被低介电凸块50所覆盖住。此实施例也是本发明的最佳实施例之一，由于只有第一介电凸块51而没有第二介电凸块52，对增强化合物半导体集成电路1的抗湿能力有极佳的效果。

请参阅图3B，图3B描绘出图3A的局部电路的示意图。一化合物半导体集成电路1包括于一化合物半导体基板10之上形成多个异质接面双极性晶体管(Heterojunction Bipolar Transistor，简称HBT)80。一第一金属层61形成在化合物半导体基板10之上。第一金属层61包含了一第一金属层第一区611以及一第一金属层第二区612，其中第一金属层第一区611以及第一金属层第二区612是彼此分开不相连接的区块。一第一介电凸块51形成在一第一介电区域41内(黑色粗框的区域)。在此实施例中，包含了多个区块的第一介电凸块51(黑色粗框的区域)，而在一第二介电区域42内则并无第二介电凸块52。第一介电凸块51形成在第一金属层61之上。一第二金属层62形成于第一介电凸块51之上以及化合物半导体基板10之上。第二金属层62包含了一第二金属层第一区621以及一第二金属层第二区622，其中第二金属层第一区621以及第二金属层第二区622是彼此分开不相连接的区块。请同时参阅图3C，其为图3B中b—b’剖面线的垂直截面的剖面示意图。图3B中包含了多个异质接面双极性晶体管80，其中每一个异质接面双极性晶体管80包含了一射极81(Emitter)、一基极82(Base)以及一集极83(Collector)。其中第一金属层第一区611形成在异质接面双极性晶体管80的射极81之上，与射极81电性相连。第一金属层第二区612形成在异质接面双极性晶体管80的基极82之上(图中未显示)，与基 极82电性相连。第一介电凸块51形成在第一金属层第一区611之上。第二金属层第一区621形成在异质接面双极性晶体管80的集极83之上以及第一介电凸块51之上，与集极83电性相连。通过第一介电凸块51将不同电位的第一金属层61(第一金属层第一区611)以及第二金属层62(第二金属层第一区621)隔离。

请参阅图3D，图3D为本发明一种化合物半导体集成电路的电路布局方法的又一实施例的剖面结构的剖面示意图。图3D中，一化合物半导体基板10之上形成了一异质接面双极性晶体管80(HBT)，异质接面双极性晶体管80包含了一射极81(Emitter)、一基极82(Base)以及一集极83(Collector)。其中一第一金属层61形成在异质接面双极性晶体管80的集极83之上，与集极83电性相连。一第一介电凸块51形成在第一金属层61之上。一第二金属层62形成在异质接面双极性晶体管80的射极81之上、第一介电凸块51之上以及化合物半导体基板10之上，且与射极81电性相连。通过第一介电凸块51将不同电位的第一金属层61以及第二金属层62隔离。

请参阅图4，图4为本发明一种化合物半导体集成电路的电路布局方法的一具体实施例的局部电路布局示意图。请同时参阅图4A，其为相对应于图4中的实施例的部分电路图。一化合物半导体集成电路1包括于一化合物半导体基板(图中未显示)之上形成的多个异质接面双极性晶体管84(HBT)以及一偏压电路异质接面双极性晶体管88。其中每一个异质接面双极性晶体管84分别包含了一射极85(Emitter)、一基极86(Base)以及一集极87(Collector)。偏压电路异质接面双极性晶体管88包含了一射极89(Emitter)、一基极90(Base)以及一集极91(Collector)。一第一金属层61形成在化合物半导体基板(图中未显示)之上。第一金属层61包含了一第一金属层第一区611、一第一金属层第二区612以及一第一金属层第三区613，其中第一金属层第一区611、第一金属层第二区612以及第一金属层第三区613是彼此分开不相连接的区块。第一金属层第一区611与异质接面双极性晶体管84的射极85电性相连。第一金属层第二区612与异质接面双极性晶体管84的基极86电性相连。第一金属层第三区613与偏压电路异质接面双极性晶体管88的基极90电性相连。一第一介电凸块51(黑色粗框的区域)形成在一第一介电区域41内，其中第一介电凸块51包含两个第一介电凸块第一区511、一第一介电凸块第二区512、一 第一介电凸块第三区513以及多个第一介电凸块其他区514。在此实施例中，第一介电区域41以外的区域为一第二介电区域42，第二介电区域42内并无第二介电凸块52。第一介电凸块51形成在第一金属层61之上。一第二金属层62形成于第一介电凸块51之上以及化合物半导体基板10之上。第二金属层62包含了一第二金属层第一区621以及一第二金属层第二区622，其中第二金属层第一区621以及第二金属层第二区622是彼此分开不相连接的区块。第二金属层第一区621与异质接面双极性晶体管84的集极87电性相连。第二金属层第二区622与偏压电路异质接面双极性晶体管88的集极91电性相连。

在图4以及图4A中的两个重叠区域第一区311是第一金属层第一区611以及第二金属层第一区621相重叠的区域。不同电位的第一金属层第一区611以及第二金属层第一区621通过第一介电凸块第一区511(黑色粗框的区域)形成跨接，藉此隔离第一金属层第一区611以及第二金属层第一区621。然而在重叠区域第一区311以及重叠区域第一区311的周围邻近区域的化合物半导体集成电路1的一阻抗(Impedance)的大小是会受到第一介电凸块第一区511的厚度、面积及形状以及形成第一介电凸块第一区511的低介电材料的一介电常数等等因素所影响。因而本发明的发明人还发展出，若能善加利用在重叠区域第一区311以及重叠区域第一区311的周围邻近区域的化合物半导体集成电路1的阻抗会受到第一介电凸块第一区511的影响，来进行设计调整第一介电凸块第一区511的厚度、面积及形状以及选择形成第一介电凸块第一区511的低介电材料的介电常数等等方式，以产生出所需大小的该阻抗(在重叠区域第一区311以及重叠区域第一区311的周围邻近区域的化合物半导体集成电路1的阻抗)，将可藉此提升化合物半导体集成电路1的效能。因此，本发明一种化合物半导体集成电路的电路布局方法，其中形成第一介电凸块51还包括以下的步骤：依据邻近跨接区域33附近的化合物半导体集成电路1的一阻抗所需大小，决定相对应于邻近跨接区域33的第一介电凸块51的厚度、面积及形状以及低介电材料的一介电常数，以形成第一介电凸块51，藉此提升化合物半导体集成电路1的效能。

在图4以及图4A的实施例中，分别以异质接面双极性晶体管84以及偏压电路异质接面双极性晶体管88为功率放大器(主功率放大器)以及偏压电路功率放大器的实施例。在其他实施例中，功率放大器(主功率放大器)以及 偏压电路功率放大器并不限定为异质接面双极性晶体管，也可为一双极性晶体管、一场效晶体管(Field Effect Transistor，简称FET)或其他形式的功率放大器。此外，如同图3C以及图3D的差异般，在图4以及图4A的实施例中，异质接面双极性晶体管84的射极85以及集极87分别与第一金属层61(第一金属层第一区611)以及第二金属层62(第二金属层第一区621)电性相连；而在另一实施例中，异质接面双极性晶体管84的射极85以及集极87可分别与第二金属层62以及第一金属层61电性相连。相似地，在图4以及图4A的实施例中，异质接面双极性晶体管84的基极86以及偏压电路异质接面双极性晶体管88的集极91分别与第一金属层61(第一金属层第二区612)以及第二金属层62(第二金属层第二区622)电性相连；而在另一实施例中，异质接面双极性晶体管84的基极86以及偏压电路异质接面双极性晶体管88的集极91可分别与第二金属层62以及第一金属层61电性相连。

在图4以及图4A的实施例中，因第一金属层第一区611与异质接面双极性晶体管84的射极85电性相连，且第二金属层第一区621与异质接面双极性晶体管84的集极87电性相连，故在重叠区域第一区311以及重叠区域第一区311的周围邻近区域的化合物半导体集成电路1的阻抗为异质接面双极性晶体管84的集极87以及射极85间的一输出阻抗。因而，若能善加利用异质接面双极性晶体管84的集极87以及射极85间的输出阻抗会受到第一介电凸块第一区511(黑色粗框的区域)的影响，来进行设计调整第一介电凸块第一区511的厚度、面积及形状以及选择形成第一介电凸块第一区511的低介电材料的介电常数等等方式，以产生出所需大小的异质接面双极性晶体管84的集极87以及射极85间的输出阻抗，可藉此提升该化合物半导体集成电路1的效能。

因此，本发明一种化合物半导体集成电路的电路布局方法，还包括以下的步骤：划定一功率放大器布局于化合物半导体集成电路布局1中；形成一功率放大器于功率放大器布局的区域内，其中功率放大器包括一第一端、一第二端以及一第三端，其中第一端及第二端的其中之一为功率放大器的一输出端。其中第一端与第一金属层61以及第二金属层62的其中之一电性相连，第二端与第一金属层61以及第二金属层62的其中之另一电性相连，使得功率放大器的第一端以及第二端通过第一介电凸块51形成隔离；以及依据邻近跨接区域33附近的功率放大器的第一端以及第二端间的一输出阻抗所需大小，决 定相对应于邻近跨接区域33的第一介电凸块51的厚度、面积及形状以及低介电材料的一介电常数，以形成第一介电凸块51，藉此提升化合物半导体集成电路1的效能。在一实施例中，其中功率放大器为一双极性晶体管或一异质接面双极性晶体管，第一端为一集极，第二端为一射极，第三端为一基极，其中该输出阻抗为功率放大器的集极以及射极间的阻抗。在另一实施例中，其中功率放大器为一场效晶体管，第一端为一漏极，第二端为一源极，第三端为一栅极，其中该输出阻抗为功率放大器的漏极以及源极间的阻抗。

在图4以及图4A中，异质接面双极性晶体管84为一主功率放大器，而偏压电路异质接面双极性晶体管88为一偏压电路功率放大器。其中一重叠区域第二区312是第一金属层第二区612以及第二金属层第二区622相重叠的区域。不同电位的第一金属层第二区612以及第二金属层第二区622通过第一介电凸块第一区512(黑色粗框的区域)形成跨接，藉此隔离第一金属层第二区612以及第二金属层第二区622。然而在重叠区域第二区312以及重叠区域第二区312的周围邻近区域的化合物半导体集成电路1的一阻抗的大小是会受到第一介电凸块第一区512的厚度、面积及形状以及形成第一介电凸块第一区512的低介电材料的一介电常数等等因素所影响。因第一金属层第二区612与异质接面双极性晶体管84的基极86电性相连，且第二金属层第二区622与偏压电路异质接面双极性晶体管88的集极91电性相连，故在重叠区域第二区312以及重叠区域第二区312的周围邻近区域的化合物半导体集成电路1的阻抗为异质接面双极性晶体管84的基极86以及偏压电路异质接面双极性晶体管88的集极91间的阻抗，也即为异质接面双极性晶体管84的一输入阻抗。因而，若能善加利用异质接面双极性晶体管84的输入阻抗会受到第一介电凸块第一区512的影响，来进行设计调整第一介电凸块第一区512的厚度、面积及形状以及选择形成第一介电凸块第一区512的低介电材料的介电常数等等方式，以产生出所需大小的异质接面双极性晶体管84的一输入阻抗，可藉此提升该化合物半导体集成电路1的效能。

因此，本发明一种化合物半导体集成电路的电路布局方法，还包括以下步骤：划定一主功率放大器布局以及一偏压电路功率放大器布局于化合物半导体集成电路布局1中；形成一主功率放大器于主功率放大器布局的区域内，其中主功率放大器包括一主功率放大器第一端、一主功率放大器第二端以及 一主功率放大器第三端，其中主功率放大器第三端为主功率放大器的一输入端；形成一偏压电路功率放大器于偏压电路功率放大器布局的区域内，其中偏压电路功率放大器包括一偏压电路功率放大器第一端、一偏压电路功率放大器第二端以及一偏压电路功率放大器第三端，其中偏压电路功率放大器第一端与第一金属层61以及第二金属层62的其中之一电性相连，主功率放大器第三端与第一金属层61以及第二金属层62的其中之另一电性相连，使得偏压电路功率放大器第一端以及主功率放大器第三端通过第一介电凸块51形成隔离；以及依据邻近跨接区域33附近的偏压电路功率放大器第一端以及主功率放大器第三端间的一阻抗的所需大小，决定相对应于邻近跨接区域33的第一介电凸块51的厚度、面积及形状以及低介电材料的一介电常数，以形成第一介电凸块51，藉此提升化合物半导体集成电路1的效能，其中该阻抗为主功率放大器的一输入阻抗。在一实施例中，其中主功率放大器以及偏压电路功率放大器为一双极性晶体管或一异质接面双极性晶体管，主功率放大器第一端为一主功率放大器集极，主功率放大器第二端为一主功率放大器射极，主功率放大器第三端为一主功率放大器基极，偏压电路功率放大器第一端为一偏压电路功率放大器集极，偏压电路功率放大器第二端为一偏压电路功率放大器射极，偏压电路功率放大器第三端为一偏压电路功率放大器基极，其中该输入阻抗为偏压电路功率放大器集极以及主功率放大器基极间的阻抗。在另一实施例中，其中主功率放大器以及偏压电路功率放大器为一场效晶体管，主功率放大器第一端为一主功率放大器漏极，主功率放大器第二端为一主功率放大器源极，主功率放大器第三端为一主功率放大器栅极，偏压电路功率放大器第一端为一偏压电路功率放大器漏极，偏压电路功率放大器第二端为一偏压电路功率放大器源极，偏压电路功率放大器第三端为一偏压电路功率放大器栅极，其中该输入阻抗为偏压电路功率放大器漏极以及主功率放大器栅极间的阻抗。

在图4以及图4A中，一重叠区域第三区313是第一金属层第三区613以及第二金属层第二区622相重叠的区域。不同电位的第一金属层第三区613以及第二金属层第二区622通过第一介电凸块第三区513(黑色粗框的区域)形成跨接，藉此隔离第一金属层第三区613以及第二金属层第二区622。然而在重叠区域第三区313以及重叠区域第三区313的周围邻近区域的化合物半导体集 成电路1的一阻抗的大小是会受到第一介电凸块第三区513的厚度、面积及形状以及形成第一介电凸块第三区513的低介电材料的一介电常数等等因素所影响。因第一金属层第三区613与偏压电路异质接面双极性晶体管88的基极90电性相连，且第二金属层第二区622与偏压电路异质接面双极性晶体管88的集极91电性相连，故在重叠区域第三区313以及重叠区域第三区313的周围邻近区域的化合物半导体集成电路1的阻抗为偏压电路异质接面双极性晶体管88的基极90以及集极91间的阻抗，也即为偏压电路异质接面双极性晶体管88的一输入阻抗。因而，若能善加利用偏压电路异质接面双极性晶体管88的输入阻抗会受到第一介电凸块第三区513的影响，来进行设计调整第一介电凸块第三区513的厚度、面积及形状以及选择形成第一介电凸块第三区513的低介电材料的介电常数等等方式，以产生出所需大小的偏压电路异质接面双极性晶体管88的一输入阻抗，可藉此提升该化合物半导体集成电路1的效能。

因此，本发明一种化合物半导体集成电路的电路布局方法，还包括以下步骤：划定一偏压电路功率放大器布局于化合物半导体集成电路布局1中；形成一偏压电路功率放大器于偏压电路功率放大器布局的区域内，其中偏压电路功率放大器包括一偏压电路功率放大器第一端、一偏压电路功率放大器第二端以及一偏压电路功率放大器第三端，其中偏压电路功率放大器第一端以及偏压电路功率放大器第三端的其中之一为偏压电路功率放大器的一输入端。其中偏压电路功率放大器第一端与第一金属层61以及第二金属层62的其中之一电性相连，偏压电路功率放大器第三端与第一金属层61以及第二金属层62的其中之另一电性相连，使得偏压电路功率放大器第一端以及偏压电路功率放大器第三端通过第一介电凸块51形成隔离；以及依据邻近跨接区域33附近的偏压电路功率放大器第一端以及偏压电路功率放大器第三端间的一输入阻抗的所需大小，决定相对应于邻近跨接区域33的第一介电凸块51的厚度、面积及形状以及低介电材料的一介电常数，以形成第一介电凸块51，藉此提升化合物半导体集成电路1的效能。在一实施例中，其中偏压电路功率放大器为一双极性晶体管或一异质接面双极性晶体管，偏压电路功率放大器第一端为一集极，偏压电路功率放大器第二端为一射极，偏压电路功率放大器第三端为一基极，其中该输入阻抗为偏压电路功率放大器的集极以及基极间的阻抗。在另一实施例中，其中偏压电路功率放大器为一场效晶体管，偏压电路 功率放大器第一端为一漏极，偏压电路功率放大器第二端为一源极，偏压电路功率放大器第三端为一栅极，其中该输入阻抗为偏压电路功率放大器的漏极以及栅极间的阻抗。

请同时参阅图4、图4A、图4B以及图4C，其中图4B为图4中的c—c’剖面线的垂直截面的剖面示意图；图4C为图4B中V方框的区域的局部放大图。其中图4B中靠近V方框的区域，为图4中靠近c—c’剖面线的c的区域(也即靠近c—c’剖面线上方的区域)。图4B中第一金属层61包含彼此分开不相连接的第一金属层第一区611、第一金属层第二区612以及第一金属层第三区613三个区块。第二金属层62包含彼此分开不相连接的第二金属层第一区621以及第二金属层第二区622两个区块。其中不同电位的第一金属层第一区611以及第二金属层第一区621通过第一介电凸块第一区511形成跨接，藉此隔离第一金属层第一区611以及第二金属层第一区621。不同电位的第一金属层第三区613以及第二金属层第二区622通过第一介电凸块第三区513形成跨接，藉此隔离第一金属层第三区613以及第二金属层第二区622。图4B以及图4C中，一下绝缘层75形成于化合物半导体基板10之上；第一金属层61(包含第一金属层第一区611、第一金属层第二区612以及第一金属层第三区613)形成于绝缘层75之上；一上绝缘层76形成于第一金属层61之上以及化合物半导体基板10之上；第一介电凸块51(包含第一介电凸块第一区511以及第一介电凸块第三区513)形成于第一介电区域41内之上绝缘层76之上；第二金属层62(包含第二金属层第一区621以及第二金属层第二区622)形成于第一介电凸块51之上以及上绝缘层76之上；一保护层77形成于第二金属层62之上、第一介电凸块51之上以及上绝缘层76之上。

本发明一种化合物半导体集成电路的电路布局方法(如图2所示的实施例)，其中于A5的步骤之后还包括一形成至少一保护层77于该化合物半导体集成电路1之上的步骤。在一实施例中，其中保护层77形成于第二金属层62之上。在另一实施例中，保护层77也形成于第二介电凸块52之上。在另一实施例中，保护层77也形成于第一介电凸块51之上。在又一实施例中，保护层77也形成于第一金属层61之上。在再一实施例中，保护层77也形成于化合物半导体基板10之上。其中构成保护层77的材料包括选自以下群组的至少一者：聚苯并恶唑(polybenzoxazole，简称PBO)、氮化硅(SiN)以及氧化硅(SiO₂)。

本发明一种化合物半导体集成电路的电路布局方法(如图2A所示的实施例)，其中于B5的步骤之后还包括一形成至少一保护层77于该化合物半导体集成电路1之上的步骤。在一实施例中，其中保护层77形成于第二金属层62之上。在另一实施例中，保护层77也形成于第一介电凸块51之上。在又一实施例中，保护层77也形成于第一金属层61之上。在再一实施例中，保护层77也形成于化合物半导体基板10之上。其中构成保护层77的材料包括选自以下群组的至少一者：聚苯并恶唑(polybenzoxazole，简称PBO)、氮化硅(SiN)以及氧化硅(SiO₂)。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。