半导体装置以及制造鳍式场效晶体管装置的方法与流程

本发明涉及一种半导体集成电路。

背景技术：

在追求更高的元件密度、更高的效能以及更低的成本时，半导体工业发展到纳米技术工艺节点，制造及设计问题带来的挑战引发了三维设计的发展，诸如鳍式场效晶体管(fin field effect transistor；Fin FET)。鳍式场效晶体管装置是一种类型的多栅极结构，此多栅极结构通常包含具有高深宽比的半导体鳍并且其中形成有半导体晶体管装置的通道以及源极/漏极区。在鳍结构(例如，包封)上方以及沿着鳍结构的侧面形成栅极，利用通道及源极/漏极区增大表面积的优点，以产生更快速、更可靠以及更好控制的半导体晶体管装置。随着鳍式场效晶体管装置的不断增大的元件密度，在源极/漏极区中接触区的形成逐渐受到限制。

技术实现要素：

根据本发明的一个实施方式，在一种用于制造鳍式场效晶体管(fin field-effect transistor,Fin FET)装置的方法中，在基板上方提供第一鳍结构与第二鳍结构。第一鳍结构与第二鳍结构从设置在基板上方的隔离绝缘层伸出。在第一鳍结构与第二鳍结构上方形成栅极结构。第一鳍结构与第二鳍结构中的每一者具有在栅极结构下面的通道区域与在栅极结构外面的源极/漏极区。源极/漏极区具有第一宽度。移除第一鳍结构与第二鳍结构中的源极/漏极区的部分侧壁以形成经修整的源极/漏极区。每一经修整的源极/漏极区具有小于第一宽度的第二宽度。在第一鳍结构与第二鳍结构的经修整的源极/漏极区上方形成应变材料。应变材料被形成为使得在第一鳍结构上形成的应变材料是与在第二鳍结构上形成的应变材料分隔的。在栅极结构与源极或漏极区上方用应变材料形成层间介电层。在形成于第一鳍结构与第二鳍结构的源极/漏极区 上的应变材料上形成接触层，以使得接触层环绕源极/漏极区上的应变材料。

在另一个实施方式中，在一种用于制造鳍式场效晶体管装置的方法中，在基板上方提供第一鳍结构与第二鳍结构。第一鳍结构与第二鳍结构从设置在基板上方的隔离绝缘层伸出。在第一鳍结构与第二鳍结构上方形成栅极结构。第一鳍结构与第二鳍结构中的每一者具有在栅极结构下面的通道区域与在栅极结构外面的源极/漏极区。源极/漏极区具有第一宽度。在栅极结构与具有第一宽度的源极/漏极区上方形成层间介电层。移除部分层间介电层以暴露具有第一宽度的源极/漏极区。移除第一鳍结构与第二鳍结构的暴露的源极/漏极区的部分侧壁以形成经修整的源极/漏极区。每一经修整的源极/漏极区具有小于第一宽度的第二宽度。在第一鳍结构与第二鳍结构的经修整的源极/漏极区上方形成应变材料。应变材料被形成为使得在第一鳍结构上形成的应变材料是与在第二鳍结构上形成的应变材料分隔的。在形成于第一鳍结构与第二鳍结构上的应变材料上形成接触层，以使得接触层环绕源极/漏极区的应变材料。

在又一实施方式中，半导体装置包含基板、第一与第二鳍结构、栅极结构、第一与第二应变材料层，以及接触层。第一鳍结构设置在基板上方并且包含第一通道区域与第一源极或漏极区。第二鳍结构设置在基板上方并且包含第二通道区域与第二源极/漏极区。栅极结构设置在第一鳍结构与第二鳍结构的至少一部分上方。第一与第二通道区域在栅极结构下面，并且第一与第二源极/漏极区在栅极结构外面。第一应变材料层设置在第一源极或漏极区上方，以及第二应变材料层设置在第二源极/漏极区上方。第一与第二应变材料层分别提供应力至第一与第二通道区域。接触层环绕第一与第二应变材料层。第一应变材料层是与第二应变材料层分隔的。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1A是鳍式场效晶体管装置的示例性透视图；

图1B是根据本发明的一个实施方式的鳍式场效晶体管装置的示例性透视图；

图2至图19根据本发明的一个实施方式的鳍式场效晶体管结构的第一连 续制造工艺的多个中间阶段的透视图的实施例；

图20至图31根据本发明的另一实施方式的鳍式场效晶体管结构的第二连续制造工艺的多个中间阶段的透视图的实施例。

其中，附图标记

100：鳍式场效晶体管装置

101：鳍式场效晶体管装置

110：基板

120：鳍

120A：阱区域

120B：通道区域

125：源极/漏极区

130：栅极堆叠

132：栅极介电层

134：栅电极层

150：隔离绝缘层

150a：第一隔离区

150b：第二隔离区

160：应变材料

200：鳍式场效晶体管装置

204a：衬垫层

204b：遮罩层

206：光阻层

210：沟槽

214：介电材料

217：顶表面

219：顶表面

223：顶表面

224：侧壁

226：凹陷部分

602：硬遮罩层

902：轻掺杂漏极植入

904：垂直轴

1002：蚀刻操作

1302：层间介电层

1402：开放区

1602：金属栅极

1802：环绕型接触层

1902：内连接层

2102：轻掺杂漏极植入

2202：层间介电层

2302：开放区

2402：蚀刻区域

2502：金属栅极

2702：蚀刻操作

3002：环绕型接触层

3102：内连接层

W：宽度

D：深度

S：宽度

H：高度

具体实施方式

以下揭示内容提供用于实施施所提供标的的不同特征的许多不同的实施方式或实施例。部件及配置的特定实施例描述如下，以简化本发明。此些实施例当然仅为示例并且并不意欲作为限制。例如，以下描述中在第二特征结构上方或上面形成第一特征结构可包含其中此些第一和第二特征结构是以直接接触形成的实施方式，以及还可包含其中可在此些第一和第二特征结构之间形成额外的特征结构以使得此些第一和第二特征结构可不直接接触的实施方式。此外，本发明可在各个实施例中重复参考数字及/或字母。此重复是出于简洁明了的目的并且其本身并非指示所论述的各个实施方式及/或配置之间的关系。

此外，空间相对术语，诸如「在……下方」、「在……下面」、「在……下部」、「在……上方」、「在……上部」等等可在本文中用于简化描述，以描述如附图中所图示的一个元件或特征结构与另一元件或特征结构的关系。应理解的是此些空间相对术语意欲涵盖使用或操作中的元件除了在附图中描述的取向以外的不同取向。此设备可以其他方式取向(旋转90度或者为其他取向)，并且本文使用的空间相对描述词可据此类似地解释。此外，术语「由……构成」可意谓「包含」、「包含」或者「由……组成」。

图1A是具有鳍结构的鳍式场效晶体管(fin field-effect transistor；Fin FET)装置100的示例性透视图，以及图1B是根据本发明的一个实施方式的鳍式场效晶体管装置101的示例性透视图。在此些附图中，为了简化省略了一些层/特征结构。本发明包含关于鳍式场效晶体管装置的实施例以便解释所提供标的的特征结构，但是本发明可取决于实施而是关于其他多栅极结构。

分别描绘于图1A及图1B中的鳍式场效晶体管装置100及鳍式场效晶体管装置101包含基板110、鳍结构120、栅极介电层132及栅电极层134，以及其他的特征结构。基板110可为硅基板。

在图1A及图1B中，鳍结构120设置在基板110上方。鳍结构120可由与基板110相同的材料构成，并且可从基板110连续地延伸。在此实施方式中，鳍结构是由硅(Si)构成的。鳍结构120的硅层可为本质的，或者适当地掺杂有n型杂质或者p型杂质。

在图1A及图1B中的基板110上方设置了三个鳍结构120。然而，鳍结构的数量并不限于三个。此数量可为一个、两个或者四个，或者更多个。此外，可在邻近于鳍结构120的两侧设置一或多个虚设鳍结构，以改善图案化操作中的图案保真度。在部分实施方式中，鳍结构120的宽度在约5纳米到约40纳米的范围中，并且在部分实施方式中可在约7纳米到约12纳米的范围中。在部分实施方式中鳍结构120的高度在约100纳米到约300纳米的范围中，并且在其他实施方式中可在约50纳米到约100纳米的范围中。

鳍结构120之间的间隔及/或鳍结构与形成在基板110上方的另一个元件之间的间隔是用包含绝缘材料的隔离绝缘层150(或者所谓的「浅沟槽隔离(shallow-trench-isolation；STI)」层)填充的。用于隔离绝缘层150的绝缘材料可包含一或多层的氧化硅、氮化硅、氧氮化硅(SiON)、氮碳氧化硅 (SiOCN)、掺杂氟的硅酸盐玻璃(FSG)，或者低介电系数的介电材料。

栅电极层134下面的鳍结构120的下部分被称为阱区域120A，以及鳍结构120的上部分被称为通道区域120B。在栅电极层134下面，阱区域120A嵌入在隔离绝缘层150中，并且通道区域120B从隔离绝缘层150伸出。通道区域120B的下部分亦可嵌入隔离绝缘层150中达约1nm到约5nm的深度。

从隔离绝缘层150伸出的通道区域120B被栅极介电层132覆盖，以及栅极介电层132进一步被栅电极层134覆盖。通道区域120B的未被栅电极层134覆盖的部分充当鳍式场效晶体管装置100的源极及/或漏极。

在某些实施方式中，栅极介电层132包含一或多层介电材料(诸如氧化硅、氮化硅、或者高介电系数的介电材料)、其他适当的介电材料及/或其组合。栅电极层134包含一或多层任何适当的导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、氮化钛(TiN)、氮化钨(WN)、钛铝(TiAl)、氮化铝钛(TiAlN)、碳氮化钽(TaCN)、氮化钽(TaC)、氮硅化钽(TaSiN)、金属合金、其他适当的导电材料及/或其组合。

通过在源极/漏极区125中适当地掺杂杂质，源极/漏极区125亦形成于鳍结构120的未被栅电极层134覆盖的上部分中。硅或锗与诸如钴、镍、钨、钛或钽的金属的合金，或者任何其他适当的材料可被形成在源极/漏极区125上。

源极/漏极区125的形成是基于现有的制造操作，现有的制造操作包含深源极/漏极凹陷操作、选择性的外延成长操作以及顶接触形成操作。接触面积取决于外延成长的源极/漏极区(例如，源极/漏极区125)的表面积。不同晶体转向的不同成长速率可导致切割面或者钻石形的源极或漏极结构。

在图1A中，相邻的多个鳍的源极/漏极区125一般是合并的(merged)。当元件密度增加时，鳍间距缩小使得相邻鳍之间的间隔减小，从而增加源极/漏极区125合并的可能性。虽然三个源极或漏极(用于三个鳍式场效晶体管)被设计成具有相同的电位，但是在此种结构中，接触插塞延伸至上方的源极/漏极区125，接触插塞可仅接触源极/漏极区125的上部分，而可不接触源极/漏极区125的侧面(尤其是，侧面的底部)。此限制了到源极/漏极区的「环绕型」接触的形成，并且减少了可用的接触面积量，从而增大了鳍式场效晶体管装置100中的寄生电阻。

与图1A中所示的鳍式场效晶体管装置100不同，在图1B中相邻的源极/ 漏极区125并不与彼此合并。因此，延伸至上方的源极/漏极区125的接触插塞可接触源极/漏极区125的上部分与实质上源极/漏极区125的整体侧壁，以形成「环绕式」接触。在图1B的结构中，可获得更大的接触面积，此更大的接触面积可减少寄生电容。

本发明提供用于形成非切割面鳍形、高深宽比(例如，高并且薄的)的外延成长的源极/漏极区，此外延成长的源极/漏极区不与相邻鳍式装置的外延成长的源极/漏极区合并(例如，图1B)。就此而言，环绕型接触插塞可被形成用于具有强按大幅缩放的鳍间距与高深宽比的鳍。在鳍状源极或漏极上环绕型接触插塞与保形外延成长的源极或漏极的组合可增大接触面积量并且降低鳍式场效晶体管装置中的寄生电阻。此外，由于没有合并的源极/漏极区，可避免源极或漏极的缺陷，如空穴。本发明的有利特征包含与现有的鳍式场效晶体管为基底的互补式金属氧化物半导体装置制造流程的兼容性，相较于原始制造流程具有较低的额外成本。

图2到图19根据本发明的部分实施方式的鳍式场效晶体管装置200的连续制造工艺的中间阶段的截面透视图的实施例。然而，并非所有描绘的部件都是必要的，并且一或多个实行方式可包含在附图中未图示的额外部件。在不脱离如本文所阐明的权利要求范围的范畴的情况下，可以改变元件的布置与类型。可提供额外的元件、不同的元件，或者更少的元件。此外，可改变操作次序。

图2是根据本发明的一个实施方式的鳍式场效晶体管装置200在第一连续制造工艺的各个阶段的初期阶段的透视图。在此实施方式中，基板110包含结晶硅基板(例如，晶圆)。可使用p型基板或者n型基板，并且基板110可取决于设计要求而包含各种掺杂区域。在部分实施方式中，掺杂区域可掺杂有p型或者n型掺杂剂。例如，掺杂区域可掺杂有p型掺杂剂，诸如硼或者二氟化硼(BF2)；n型掺杂剂，诸如磷或者砷；及/或其组合。掺杂区域可配置用于n型鳍式场效晶体管，或者配置用于p型鳍式场效晶体管。

或者，基板110可包含另一元素半导体，诸如锗；化合物半导体，包含IV-IV族化合物半导体如碳化硅(SiC)与硅锗(SiGe)，III-V族化合物半导体如砷化镓(GaAs)、磷化镓(GaP)、氮化镓(GaN)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、磷砷化镓(GaAsP)、氮化镓铝(AlGaN)、 砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GalnAs)、磷化铟镓(GalnP)及/或磷砷化镓铟(GalnAsP)；或其组合。在部分实施方式中，基板110是绝缘体上硅(silicon-on insulator；SOI)基板的硅层。当使用绝缘体上硅基板时，鳍结构120可从绝缘体上硅基板的硅层伸出或者可从绝缘体上硅基板的绝缘体层伸出。在后一情况中，绝缘体上硅基板的硅层用以形成鳍结构120。非晶基板(例如非晶硅或者非晶碳化硅)或者绝缘材料(例如氧化硅)也可用作基板110。

又或者，基板可包含外延层。举例而言，基板可具有上覆于块状半导体的外延层。此外，可以应变此基板以增进效能。举例而言，外延层可包含不同于块状半导体的半导体材料的半导体材料，诸如覆盖于块状硅的硅锗层或者覆盖于块状硅锗的硅层。可通过选择性外延成长(selective epitaxial growth；SEG)形成此类应变基板。又或者，基板可包含内埋式介电层，诸如内埋式氧化物(buried oxide；BOX)层，诸如通过注氧隔离(separation by implantation of oxygen；SIMOX)技术、晶圆键结、选择性外延成长或者其他适当的操作形成的层体。

如图2所示，衬垫层204a与遮罩层204b形成在半导体基板110上。衬垫层204a可为具有氧化硅的薄膜，例如使用热氧化操作形成氧化硅。衬垫层204a可充当半导体基板110与遮罩层204b之间的黏附层。在至少一个实施方式中，遮罩层204b是用氮化硅，例如使用低压化学气相沉积(low-pressure chemical vapor deposition；LPCVD)或者等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)形成的。遮罩层204b在后续图案化操作中被用作硬遮罩。在遮罩层204b上方形成光阻层206，以及随后用微影图案化操作图案化光阻层206，从而在此光阻层206中形成开口。在图案化遮罩层204b与衬垫层204a之后以及在沟槽蚀刻之前可移除此光阻层。

图3是根据本发明的一个实施方式的鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段的透视图。蚀刻遮罩层204b与衬垫层204a而暴露位于其下的半导体基板110。随后，通过使用图案化的遮罩层204b与衬垫层204a作为遮罩，以沟槽方式蚀刻此暴露的半导体基板110，来形成沟槽210。

在此沟槽蚀刻操作中，可通过各种方法蚀刻此基板110，包含干式蚀刻、 湿式蚀刻，或者干式蚀刻与湿式蚀刻的组合。可用含氟气体(例如，四氟化碳(CF₄)、六氟化硫(SF₆)、二氟甲烷(CH₂F₂)、三氟甲烷(CHF₃)及/或八氟环丁烷(C₄F₈))、含氯气体(例如，氯气(Cl₂)、三氯甲烷(CHCl₃)、四氯化碳(CCl₄)及/或三氯化硼(BCl₃))、含溴气体(例如，溴化氢(HBr)及/或三溴甲烷(CHBr₃))、含氧气体、含碘气体，其他适当的气体及/或电浆，或其组合来实施干式蚀刻操作。在部分实施方式中，可执行湿式清洗操作以在沟槽蚀刻之后移除半导体基板110的自然氧化层。可使用稀氢氟(dilute hydrofluoric；DHF)酸执行此清洗。

沟槽210之间的部分半导体基板110形成了半导体鳍120。鳍120可彼此平行地成条状布置(从鳍式场效晶体管装置200的顶端观察的)，并且相对于彼此紧密相间。鳍120中的每一者具有宽度W与深度D，并且与相邻的鳍通过宽度S的沟槽210间隔开来。举例而言，在部分实施方式中，半导体鳍120的宽度W可在约2纳米至约20纳米的范围中。

图4是根据本发明的一个实施例，鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段处的透视图。在形成沟槽210与鳍120之后，以一或多个层介电材料214填充沟槽210。介电材料214可包含氧化硅。在一或多个实行方式中，介电材料214是由例如通过低气压化学气相沉积、等离子体化学气相沉积或者流动式化学气相沉积形成的二氧化硅构成的。在流动式化学气相沉积中，沉积可流动的介电材料代替氧化硅。可流动的介电材料，如其名称，可在沉积期间「流动」以填入具有高深宽比的间隙或者空间。通常，将各种化学品添加到含硅前驱物中以让所沉积的膜具有流动性。在部分实施方式中，添加氮氢键。可流动的介电前驱物(特别是可流动的氧化硅前驱物)的实施例包含硅酸盐、硅氧烷、甲基倍半硅氧烷(methyl silsesquioxane；MSQ)、氢倍半硅氧烷(hydrogen silsesquioxane；HSQ)、甲基倍半硅氧烷/氢倍半硅氧烷、全氢硅氮烷(perhydrosilazane；TCPS)、全氢聚硅氧烷(perhydro-polysilazane；PSZ)、原硅酸四乙酯(tetraethyl ortho silicate；TEOS)或者硅烷胺，例如三甲硅烷胺(trisilylamine；TSA)。此些可流动的氧化硅材料是以多重操作工艺形成的。在沉积可流动的膜之后，固化此膜，随后退火以移除不理想的元素，从而形成氧化硅。在移除不理想的元素后，可流动的膜密实化并缩小。在部分实施方式中，进行多重退火处理，以及不止一次地固化与 退火此可流动的膜。

在部分实施方式中，一或多个层其他介电材料，诸如氮化硅、氧氮化硅、掺杂氟的硅酸盐玻璃(fluoride-doped silicate glass；FSG)、低介电常数的介电材料(low-K dieletric material)，亦可用于形成介电材料214。在一实施方式中，使用高密度等离子体(high-density-plasma；HDP)化学气相沉积操作，使用硅烷(SiH₄)与氧气(O₂)作为反应前驱物来形成介电材料214。在其他实施方式中，可使用亚大气压化学气相沉积(sub-atmospheric CVD；SACVD)操作或者高深宽比处理(high aspect-ratio process；HARP)形成介电材料214，其中工艺气体可包含原硅酸四乙酯(TEOS)及/或臭氧(O₃)。在另外其他实施例中，可使用旋涂式介电(spin-on-dielectric；SOD)操作形成介电材料214，诸如氢倍半硅氧烷(HSQ)或者甲基倍半硅氧烷(MSQ)。在部分实施方式中，经填充的凹陷区域(或者沟槽210)可具有多层结构，诸如填充有氮化硅或者氧化硅的热氧化衬垫层。

在沉积介电材料214之后，随后执行平坦化操作，诸如化学机械研磨(chemical mechanical polish；CMP)与回蚀(etch-back)操作。在部分实施方式中，在介电材料214填充沟槽210之后，可以执行退火操作。退火操作包含快速热退火(rapid thermal annealing；RTA)、激光退火操作或其他适当的退火操作。

在平坦化操作期间，可移除遮罩层204b与衬垫层204a。或者，在至少一个实施方式中，若遮罩层204b是由氮化硅形成的，则可通过采用磷酸(H₃PO₄)的湿式操作移除遮罩层204b。若衬垫层204a是由氧化硅形成的，则可使用稀氢氟酸移除衬垫层204a。沟槽210中介电材料214的剩余部分在此后中被称为隔离绝缘层150(亦称为隔离区)。

图5是根据本发明的一个实施方式的鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段处的透视图。每一半导体鳍120的顶部部分是凹陷的，以形成半导体鳍120的凹陷部分226，其中半导体鳍120的凹陷部分226具有低于第一隔离区150a与第二隔离区150b的顶表面217的顶表面219。在一个实施方式中，执行偏压蚀刻操作以凹陷半导体鳍120的顶表面219，从而形成半导体鳍120的凹陷部分226。在一实施方式中，可使用溴化氢(HBr)及/或氯气(Cl₂)作为蚀刻气体来执行蚀刻操作。

图6是根据本发明的一个实施方式的鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段处的透视图。如图6所示，在凹陷部分226中，依序形成用于通道区域120B(包含源极/漏极区125)与硬遮罩层602的半导体材料。在通道区域120B上设置硬遮罩层602。在后续蚀刻操作期间，硬遮罩层602被用作硬遮罩以图案化在源极/漏极区中的半导体鳍120。硬遮罩层602相较于通道区域120B具有实质上更慢的蚀刻速率。在部分实施方式中，通过低气压化学气相沉积工艺在凹陷的半导体鳍120上方外延成长通道区域120B，诸如硅碳(SiC)及/或磷化硅(SiP)。在至少另一实施方式中，可通过低气压化学气相沉积工艺在凹陷的半导体鳍120上方外延成长通道区域120B，诸如硅锗(SiGe)或者锗锡(GeSn)。可通过低气压化学气相沉积工艺外延地成长硬遮罩层602，诸如硅。在一部分实施方式中，通道区域120B是由硅构成的，以及硬遮罩层602是由碳化硅构成的。

图7是根据本发明的一个实施方式的鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段处的透视图。执行蚀刻操作以蚀刻部分隔离绝缘层150(亦称为隔离区)，从而使半导体鳍120的通道区域120B外露于隔离绝缘层150(亦称为隔离区)。在此实施方式中，硬遮罩层602保留在通道区域120B上。蚀刻操作可包含干式蚀刻操作、湿式蚀刻操作，或者组合的干式与湿式蚀刻操作，以移除部分隔离绝缘层150(亦称为隔离区)。应理解的是，可将蚀刻操作执行为单一蚀刻操作或者多重蚀刻操作。

剩余的隔离绝缘层150(亦称为隔离区)包含顶表面217。此外，在剩余的隔离绝缘层150(亦称为隔离区)的顶表面217上方突出的半导体鳍120的通道区域120B用以形成鳍式场效晶体管装方式的鳍式场效晶体管装置200的主动区。半导体鳍120的通道区域120B可包含顶表面223与侧壁224。半导体鳍120的通道区域120B自隔离绝缘层150(亦称为隔离区)的顶表面217起的高度H可在约6纳米至约200纳米的范围中。在部分实施方式中，高度H大于200纳米或者小于6纳米。

图8是根据本发明的一个实施方式鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段处的透视图。

在通道区域120B露出于隔离绝缘层150(亦称为隔离区)之后，在暴露的通道区域120B上方形成栅极堆叠130，以便沿着第一隔离区150a与第二隔 离区150b的顶表面217延伸。在此实施方式中，硬遮罩层602的区段被插入于半导体鳍120(暴露的通道区域120B)与栅极堆叠130之间。栅极堆叠130包含栅极介电层132以及栅电极层134，栅电极层134设置在栅极介电层132上方。

所形成的栅极介电层132覆盖半导体鳍120的通道区域120B的至少一部分的顶表面223与侧壁224。在部分实施方式中，栅极介电层132包含一或多层氧化硅、氮化硅、氧氮化硅，或者高介电常数的介电质。高介电常数的介电质可包含金属氧化物。用于高介电常数的介电质的金属氧化物的实施例包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu，及/或其混合物的氧化物。高介电常数的介电材料的实例包含HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金，其他适当的高k介电材料，及/或其组合。可使用适当的操作如原子层沉积(ALD)、化学气相沉积、物理气相沉积(physical vapor diposition；PVD)、热氧化、UV臭氧氧化，或其组合来形成栅极介电层132。栅极介电层132可进一步包含界面层(未图示)来减少栅极介电层132与半导体鳍120之间的损伤。此界面层可包含氧化硅。

随后在栅极介电层132上形成栅电极层134。在至少一个实施方式中，栅电极层134覆盖多于一个半导体鳍120的通道区域120B。在一些替代实施例中，半导体鳍120的每一通道区域120B可用于形成单独的鳍式场效晶体管装置200。栅电极层134可包含单层或者多层结构。栅电极层134可包含多晶硅。此外，栅电极层134可用均匀或者不均匀的掺杂而掺杂有多晶硅。在一些替代实施例中，栅电极层134可包含金属如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi，具有与基板材料相容的功函数的其他导电材料，或其组合。可使用适当的操作如ALD、CVD、PVD、电镀或其组合来形成栅电极层134。在部分实施方式中，用于图案化多晶硅层的硬遮罩层位于在栅极堆叠130上。

在部分实施方式中，可在栅极介电层132与栅电极层134之间插入一或多个功函数调整层(未图示)。功函数调整层可包含单层或者替代地多层结构，诸如具有所选的用以提高装置效能的功函数的金属层(功函数金属层)、衬垫层、润湿层、黏附层、金属合金或者金属硅化物的各种组合。此功函数调整层 是由导电材料构成的，例如单层的Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他适当的金属材料或者多层的这些材料中的两种或更多种材料。在部分实施方式中，功函数调整层可包含用于n型通道鳍式场效晶体管的第一金属材料与用于p型通道鳍式场效晶体管的第二金属材料。例如，用于n型通道鳍式场效晶体管的第一金属材料可包含具有与基板导电带的功函数实质上对准的功函数，或者至少与通道区域120B的导电区的功函数实质上对准的功函数的金属。类似地，例如，用于p型通道鳍式场效晶体管的第二金属材料可包含具有与基板价电带的功函数实质上对准的功函数，或者至少与通道区域120B的价电带的功函数实质上对准的功函数的金属。对于n型通道鳍式场效晶体管，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi与TaSi中的一或多者被用作功函数调整层，以及对于p型通道鳍式场效晶体管，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC与Co中的一或多者被用作功函数调整层。在部分实施方式中，功函数调整层可替代地包含多晶硅层。可通过原子层沉积(Atomic Layer Deposition；ALD)、物理气相沉积、化学气相沉积、电子束蒸发、或者其他适当的操作来形成功函数调整层。此外，可分别形成用于n型通道鳍式场效晶体管与p型通道鳍式场效晶体管的功函数调整层，n型通道鳍式场效晶体管与p型通道鳍式场效晶体管可使用不同的金属层。

图9是根据本发明的一个实施方式的鳍式场效晶体管装置200200在第一连续制造工艺的各个阶段中的一个阶段的透视图。在形成栅极堆叠130之后，在半导体鳍120的未被栅极堆叠130覆盖的源极/漏极区125上执行轻掺杂漏极(lightly-doped-drain；LDD)植入902。相对于垂直轴904，可以倾斜角执行轻掺杂漏极植入902。在一或多个实行方式中，若在图案化栅极堆叠130的后立即从半导体鳍120的顶表面223移除硬遮罩层602，则可不执行轻掺杂漏极植入902。轻掺杂漏极植入902可针对P型金属氧化物半导体(PMOS)装置利用p型掺杂剂(例如，B或者In)以及针对N型金属氧化物半导体(NMOS)装置利用n型掺杂剂(P或者As)。

在一些态样中，轻掺杂漏极植入902使用在约0.1千电子伏特(KeV)至约500KeV的范围中的植入能量来植入掺杂剂物质。在部分实施方式中，植入剂量可在约每平方公分1x10¹²原子至约每平方公分1x10¹⁵原子的范围中。在其 他实施方式中，加速电压在约10KeV至约100KeV的范围中。在一或多个实行方式中，亦将离子植入到暴露的半导体鳍120的侧壁224中。相对于垂直轴904，倾斜角可在约0度至约45度的范围中变化。此外，可从两个方向(例如，通过旋转晶圆的0度与180度)或者四个方向植入离子。

在轻掺杂漏极植入902之后，可沿着栅极堆叠130的侧面设置介电层以形成侧壁间隔物(未图示)。在部分实施方式中，介电层包含一或多层氧化硅、氮化硅、氧氮化硅或者其他适当的材料。介电层可包含单层或者多层结构。可通过化学气相沉积、物理气相沉积、原子层沉积或者其他适当的技术来形成介电层的毯覆层。随后，对介电层执行各向异性蚀刻及/或回蚀操作，以在栅极堆叠130的两侧上形成一对侧壁间隔物。在形成栅极堆叠130期间，执行蚀刻浅沟槽隔离区域(亦即第一隔离区150a与第二隔离区150b)的各种清洗/蚀刻操作。在形成侧壁间隔物之后，可执行额外的离子植入操作来以在源极/漏极区125中引入杂质。

图10是根据本发明的一个实施方式的鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段的透视图。在轻掺杂漏极植入902之后，通过蚀刻操作1002执行半导体鳍120的侧壁224的横向修整。硬遮罩层602用于通过保持侧壁224的完整性来保护半导体鳍120的顶表面223。就此而言，硬遮罩层602可降低顶表面223处的蚀刻速率，从而减少与在通道区域120B的剩余部分上在蚀刻的相同时间期间顶表面223处的蚀刻量。

可移除(或者蚀刻)位于硬遮罩层602下方的侧壁224的部分以缩小源极/漏极区125的尺寸(宽度)(例如，沿着<110>轴线)，从而降低当应变材料形成时(例如，相邻应变材料变成相连接的)源极/漏极区125合并的可能性。在此实施方式中，蚀刻操作1002是在没有偏压(例如，0V偏压)的情况下施加的，但是于其他实施方式可改变此偏压。用于横向修整的总蚀刻量可为通道区域120B的原始宽度的约40％至约60％。在其他实施例中，用于横向修整的总蚀刻量可高达通道区域120B的原始宽度的约45％至约50％。在此实施例中，在执行横向修整操作之后源极/漏极区125的最小宽度可为约2.0纳米。可改变蚀刻操作1002的蚀刻速率及/或蚀刻时间以获产生所需的源极/漏极区125的修整后宽度。在一或多个实施方式中，可针对相应的外延成长速率来改变不同晶体取向(例如，<100>、<110>、<101>)的蚀刻速率。在一些实施例中，循环 地应用闭环蚀刻操作1002，直到达到所需得修整后宽度为止。例如，执行用于从侧壁224移除材料的大量反复操作，以产生所需的源极/漏极区125的宽度。

蚀刻操作可包含干式蚀刻操作、湿式蚀刻操作，或者干式蚀刻操作与湿式蚀刻操作的组合。应理解的是蚀刻操作可执行为单一蚀刻操作或者多重蚀刻操作。蚀刻操作亦可包含在侧壁224上执行以减小源极/漏极区125的宽度的各向异性蚀刻及/或回蚀操作。

在一或多个实施方式中，可在侧壁224上采用表面等离子体处理，以增大侧壁224的表面处的蚀刻速率。在其他实施方式中，采用原子层蚀刻操作以塑形侧壁224，使其具有所需宽度以用于后续的源极/漏极外延操作。

图11是根据本发明的一个实施方式的鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段的透视图。在蚀刻操作1002(亦称为修整操作)之后，从半导体鳍120的顶表面223移除硬遮罩层602。可使用蚀刻及/或清洗操作来移除硬遮罩层602。在部分实施方式中，硬遮罩层602的残余物可插入在栅极堆叠130下面的栅极介电层132与通道区域120B之间。

图12是根据本发明的一个实施方式的鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段的透视图。在图12中描绘的结构是通过在经修整的半导体鳍120上方选择性地成长应变材料160并且在第一隔离区150a与第二隔离区150b的顶表面217上方延伸而产生的。因为应变材料160的晶格常数不同于通道区域120B，所以通道区域120B经应变或者受应力而增大载流子迁移率以及提高装置效能。在此实施方式中，针对每一半导体鳍120分别(亦即，没有合并)形成应变材料160。半导体鳍120的修整部分增大相邻鳍结构之间的空间并降低应变材料160合并(例如，相邻的应变材料变成合并的)的可能性。

在至少一个实施方式中，通过低压化学气相沉积操作外延地成长应变材料160如碳化硅(SiC)及/或磷化硅(SiP)，以形成用于n型鳍式场效晶体管装置的源极/漏极区域125。在至少另一实施方式中，通过低压化学气相沉积操作外延地成长应变材料160如硅锗(SiGe)，以形成用于p型鳍式场效晶体管装置的源极/漏极区125。在此实施例中，可用例如氮化硅(SiN)层覆盖n型鳍式场效晶体管，以便在p型鳍式场效晶体管中的凹陷以及源极/漏极形成期间 保护n型鳍式场效晶体管。在形成用于p型鳍式场效晶体管的应变材料160之后，用氮化硅层覆盖p型鳍式场效晶体管，以及随后在n型鳍式场效晶体管上执行包含凹陷形成以及应变材料形成的类似操作。

图13是根据本发明的一个实施方式的鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段的透视图。在形成应变材料160之后，执行沉积层间介电(interlayer dielectric,ILD)层1302的操作。通过适当的技术如化学气相沉积来沉积层间介电层1302。在此实施例中，层间介电层1302可用作源极/漏极区125上方的均匀层。层间介电层1302包含一或多层介电材料，如氧化硅、氮化硅，低介电常数的介电材料或其组合。随后可通过化学机械研磨操作来平坦化层间介电层1302。

图14是根据本发明的一个实施方式，鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段的透视图。在对层间介电层1302执行化学机械研磨操作之后，执行移除虚设栅极(例如，栅极堆叠130)的操作以及移除虚设栅极介电质(例如，栅极介电层132)的操作，从而留下开放区1402。虚设栅极与虚设栅极介电质是使用适当的蚀刻操作移除的。在此实施方式中，插入在栅极堆叠130与半导体鳍120之间的硬遮罩层602保留在通道区域120B的顶表面223上。

图15是根据本发明的一个实施方式的鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段的透视图。在移除栅极堆叠130之后，移除保留在通道区域120B的顶表面223上的硬遮罩层602。可通过适当的蚀刻操作来移除硬遮罩层602。就此而言，硬遮罩层602的移除增强栅极控制，从而使操作的电流的效能增强。若硬遮罩层602保留在通道区域120B上，则栅极控制将受到不利地影响，从而导致约6-10％的操作电流退化。在部分态样中，随着硬遮罩层602的厚度增大，所导致的操作电流退化更加严重。通过移除硬遮罩层602可消除此类问题。

图16是根据本发明的一个实施方式的鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段的透视图。随后，在通道区域120B上方形成金属栅极1602与高介电常数的栅极介电层(未图示)。根据本发明的实施方式，高介电常数的栅极介电层可包含一或多层的HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO₂-Al₂O₃) 合金、其他适当的高介电常数的介电材料或其组合。金属栅极1602的材料可包含一或多层的Ti、TiN、钛铝合金、Al、AlN、Ta、TaN、TaC、TaCN、TaSi等等。

图17是根据本发明的一个实施方式的鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段的透视图。在形成金属栅电极结构之后，通过蚀刻层间介电层1302的部分来暴露源极/漏极区125。在一些实施方式中，可通过图案化层间介电层1302形成源极/漏极区125上方的开口，例如微影工艺连同蚀刻操作，其用于形成暴露具有应变材料160的源极或漏极区的开口。

图18是根据本发明的一个实施方式的鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段的透视图。在从ILD层1302暴露源极/漏极区125之后，执行沉积导电材料以在应变材料160的表面上形成环绕型接触层1802(或者层间接触层)的操作。环绕型接触层1802可表示到/从源极/漏极区125的内连接结构。

通过适当的技术沉积环绕型接触层1802，例如溅射、电镀或者化学气相沉积。在一个实施方式中，环绕型接触层1802可用作源极/漏极区125上方的均匀层。导电材料的实施例包含一或多层的金属如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、以及其他导电材料。

图19是根据本发明的一个实施方式鳍式场效晶体管装置200在第一连续制造工艺的各个阶段中的一个阶段的透视图。在形成环绕型接触层1802之后，可执行沉积内连接内连接层1902的操作。在一些态样中，内连接内连接层1902充当接触插塞以将环绕型接触层1802互连至鳍式场效晶体管装置200的上部布线层(未图示)。

在此实施例中，可施加内连接层1902以填充形成在源极/漏极区125上方的环绕型接触层1802上方的开口/间隔。在环绕型接触层1802上沉积适当的导电材料，诸如铜、钨、镍、钛等等。例如，钨可用于在源极/漏极区125上方的开口中形成钨插塞。可通过化学气相沉积、物理气相沉积、电镀等等来形成内连接层1902。可利用镶嵌技术来形成内连接层1902。

相较于鳍式场效晶体管装置100(图1A)，鳍式场效晶体管装置200中经修整的源极或漏极区与应变材料的保形外延成长的组合(图19)增大了接触面积并且减少了鳍式场效晶体管装置200中存在的寄生电容。例如，在合并的 钻石形源极/漏极区125(图1A)中，接触插塞可以仅接触合并的源极/漏极区125的上表面。相反地，在图19中，接触插塞(例如，内连接层1902)可接触源极/漏极区125的侧面，以及因此可获得更大的接触面积，此更大的接触面积减少了寄生电容。

图20到图31根据本发明的一些实施例的鳍式场效晶体管结构的第二连续制造工艺的中间阶段的透视图的示例。因为此实施方式中的许多操作与特征结构与图2到图19的操作相同或类似，所以出于简化目的可省略一些详细论述。

图20是根据本发明的一个实施方式的鳍式场效晶体管装置200在第二连续制造工艺的各个阶段中的一个阶段的透视图。类似于图8，在基板110上方形成栅极堆叠130，此栅极堆叠130在半导体鳍120的顶表面223与侧壁224上方并且延伸到第一隔离区150a与第二隔离区150b的顶表面217。部分硬遮罩层602插入在半导体鳍120与栅极堆叠130之间。栅极堆叠130包含栅极介电层132，以及设置在栅极介电层132上的栅电极层134。

图21是根据本发明的一个实施方式的鳍式场效晶体管装置200在第二连续制造工艺的各个阶段中的一个阶段的透视图。类似于图9，在形成栅极堆叠130之后，在半导体鳍120的源极/漏极区125上执行轻掺杂漏极植入2102。相对于垂直轴904，可以倾斜角执行轻掺杂漏极植入2102。在一或多个实施方式中，若在图案化栅极堆叠130之后立即从半导体鳍120的顶表面223移除硬遮罩层602，则可不执行轻掺杂漏极植入2102。

图22是根据本发明的一个实施方式的鳍式场效晶体管装置200在第二连续制造工艺的各个阶段中的一个阶段的横截面透视图。类似于图13但是不同于图10到图12，执行沉积层间介电(ILD)层2202的操作。通过适当的技术如化学气相沉积来沉积层间介电层2202。在此实例中，层间介电层2202可用作源极/漏极区125上方的均匀层。随后可通过化学机械研磨操作来平坦化层间介电层2202。

图23是根据本发明的一个实施方式的鳍式场效晶体管装置200在第二连续制造工艺的各个阶段中的一个阶段的透视图。类似于图14，在执行对层间介电层2202的化学机械研磨操作之后，执行移除栅极堆叠130的操作以及移除栅极介电层132的操作，从而留下开放区2302。使用适当的蚀刻操作来移除栅极堆叠130与栅极介电层132。

图24是根据本发明的一个实施方式的鳍式场效晶体管装置200在第二连续制造工艺的各个阶段中的一个阶段的透视图。类似于图15，在移除栅极堆叠130之后，移除保留在通道区域120B的顶表面223上的硬遮罩层602，以产升蚀刻区域2402。可通过适当的蚀刻操作来移除硬遮罩层602。

图25是根据本发明的一个实施方式的鳍式场效晶体管装置200在第二连续制造工艺的各个阶段中的一个阶段的透视图。类似于图16，在移除硬遮罩层602之后，执行在开放区2302(参见，图23)中沉积包含金属栅极2502与高介电常数的栅极介电层(未图示)的金属栅极结构的操作。

图26是根据本发明的一个实施方式的鳍式场效晶体管装置200在第二连续制造工艺的各个阶段中的一个阶段的透视图。类似于图17，通过在ILD层2202上使用诸如干式蚀刻及/或湿式蚀刻的蚀刻操作，暴露半导体鳍120的源极/漏极区125，如图26所示。应理解的是蚀刻操作可被执行为单一蚀刻操作或者多重蚀刻操作。在此实施例中，硬遮罩层602保留在暴露的半导体鳍120的顶表面223上。

图27是根据本发明的一个实施方式的鳍式场效晶体管装置200在第二连续制造工艺的各个阶段中的一个阶段的透视图。类似于图10，在从层间介电层2202暴露源极/漏极区125之后，通过蚀刻操作2702来执行对半导体鳍120的源极/漏极区125的侧壁224的横向修整。在部分实施方式中，循环地应用闭环蚀刻操作2702，直到达到所需的修整后宽度为止。例如，执行从侧壁224移除材料的大量反复操作，直到源极/漏极区125的宽度变成通道区域120B的原始宽度的约40％至约60％为止。硬遮罩层602保护半导体鳍120的源极/漏极区125的顶表面223。

图28是根据本发明的一个实施方式的鳍式场效晶体管装置200在第二连续制造工艺的各个阶段中的一个阶段的透视图。类似于图11，在修整操作之后，从半导体鳍120的顶表面223移除硬遮罩层602。可使用蚀刻及/或清洗操作来移除硬遮罩层602。

图29是根据本发明的一个实施方式的鳍式场效晶体管装置200在第二连续制造工艺的各个阶段中的一个阶段的透视图。类似于图12，在半导体鳍120的源极/漏极区125上方选择性地成长应变材料160，以沿着不同的晶体取向(例如，<100>、<110>、<101>)覆盖源极/漏极区125的侧壁224与顶表面 223的表面。在此实施方式中，针对每一半导体鳍120空间上分开地(亦即，没有合并)形成应变材料160。类似于第11图中，源极/漏极区125的修整部分使源极/漏极区域125沿着<110>轴线缩小尺寸，从而降低应变材料160合并的可能性。

图30是根据本发明的一个实施方式的鳍式场效晶体管装置200在第二连续制造工艺的各个阶段中的一个阶段的透视图。类似于图18，在形成应变材料160之后，执行沉积导电材料以在应变材料160的表面上形成环绕型接触层3002(或者层间接触层)的操作。通过适当的技术如化学气相沉积或者原子层沉积来沉积环绕型接触层1802。

图31是根据本发明的一个实施方式的鳍式场效晶体管装置200在第二连续制造工艺的各个阶段中的一个阶段的透视图。类似于图19，在形成环绕型接触层3002之后，执行沉积内连接层3102的操作。在一些态样中，内连接层3102充当接触插塞以将环绕型接触层3002互连至鳍式场效晶体管装置200的其他内连接层(未图示)。

根据本发明的实施方式，后续处理亦可在半导体基板110上形成各种触点/通孔/线路以及多层内连接特征结构(例如，金属层与层间介电质)，此些触点/通孔/线路以及多层内连接特征结构被配置用于连接鳍式场效晶体管装置200的各种特征结构或者结构。举例而言，多层内连接包含垂直式内连接，诸如传统的通路或者触点；以及水平式内连接，诸如金属线路。

鳍式场效晶体管装置200仅用作一个实施例。鳍式场效晶体管装置200可用于各种应用，诸如数字电路、图像感测装置、异质半导体装置、动态随机存取记忆体(dynamic random access memory；DRAM)单元，单电子晶体管(single electron transistor；SET)，及/或其他微电子装置(在本文中统称为微电子装置)。当然，本发明的态样同样可用于及/或轻易地适合于其他类型的晶体管，包含单栅极晶体管、双栅极晶体管以及其他的多栅极晶体管，并且可应用于许多不同的应用，包含感测器单元、记忆体单元、逻辑单元，以及其他。

本发明提供用于形成非切割面鳍状的、高深宽比(例如，高并且薄的)的外延成长的源极/漏极区，此些源极/漏极区不与相邻鳍式装置的源极/漏极区合并。在鳍状源极/漏极上的环绕型接触与保形外延成长的源极/漏极的组合可增大接触面积量并且降低鳍式场效晶体管装置中的寄生电阻。此外，由于没有合 并的源极/漏极区，可避免源极/漏极的缺陷。本发明的有利特征结构包含与现有鳍式场效晶体管为基底的互补式金属氧化物半导体装置制造流程的兼容性，相较于原始制造流程具有较低的额外成本。

根据本发明的一个实施例，在一种用于制造鳍式场效晶体管(fin field-effect transistor,Fin FET)装置的方法中，在基板上方提供第一鳍结构与第二鳍结构。第一鳍结构与第二鳍结构从设置在基板上方的隔离绝缘层伸出。在第一鳍结构与第二鳍结构上方形成栅极结构。第一鳍结构与第二鳍结构中的每一者具有在栅极结构下面的通道区域与在栅极结构外面的源极/漏极区。源极/漏极区具有第一宽度。移除第一鳍结构与第二鳍结构中的源极/漏极区的部分侧壁以形成经修整的源极/漏极区。每一经修整的源极/漏极区具有小于第一宽度的第二宽度。在第一鳍结构与第二鳍结构的经修整的源极/漏极区上方形成应变材料。应变材料被形成为使得在第一鳍结构上形成的应变材料是与在第二鳍结构上形成的应变材料分隔的。在栅极结构与源极或漏极区上方用应变材料形成层间介电层。在形成于第一鳍结构与第二鳍结构的源极/漏极区上的应变材料上形成接触层，以使得接触层环绕源极/漏极区上的应变材料。

在另一个实施例中，在一种用于制造鳍式场效晶体管装置的方法中，在基板上方提供第一鳍结构与第二鳍结构。第一鳍结构与第二鳍结构从设置在基板上方的隔离绝缘层伸出。在第一鳍结构与第二鳍结构上方形成栅极结构。第一鳍结构与第二鳍结构中的每一者具有在栅极结构下面的通道区域与在栅极结构外面的源极/漏极区。源极/漏极区具有第一宽度。在栅极结构与具有第一宽度的源极/漏极区上方形成层间介电层。移除部分层间介电层以暴露具有第一宽度的源极/漏极区。移除第一鳍结构与第二鳍结构的暴露的源极/漏极区的部分侧壁以形成经修整的源极/漏极区。每一经修整的源极/漏极区具有小于第一宽度的第二宽度。在第一鳍结构与第二鳍结构的经修整的源极/漏极区上方形成应变材料。应变材料被形成为使得在第一鳍结构上形成的应变材料是与在第二鳍结构上形成的应变材料分隔的。在形成于第一鳍结构与第二鳍结构上的应变材料上形成接触层，以使得接触层环绕源极/漏极区的应变材料。

在又另一实施例中，半导体装置包含基板、第一与第二鳍结构、栅极结构、第一与第二应变材料层，以及接触层。第一鳍结构设置在基板上方并且包含第一通道区域与第一源极或漏极区。第二鳍结构设置在基板上方并且包含第二通 道区域与第二源极/漏极区。栅极结构设置在第一鳍结构与第二鳍结构的至少一部分上方。第一与第二通道区域在栅极结构下面，并且第一与第二源极/漏极区在栅极结构外面。第一应变材料层设置在第一源极或漏极区上方，以及第二应变材料层设置在第二源极/漏极区上方。第一与第二应变材料层分别提供应力至第一与第二通道区域。接触层环绕第一与第二应变材料层。第一应变材料层是与第二应变材料层分隔的。

先前概述了若干实施例的特征，以便本领域熟习此项技艺者可更好地理解本发明的各态样。本领域熟习此项技艺者应当了解到他们可容易地使用本发明作为基础来设计或者修改用于实行相同目的及/或实现本文引入的实施例的相同优势的其他工艺及结构。本领域熟习此项技艺者亦应当了解到，此类等效构造不脱离本发明的精神及范畴，以及在不脱离本发明的精神及范畴的情况下，其可对本文进行各种改变、取代及变更。