三维存储器元件的制作方法

本发明是有关于一种高密度存储器元件。特别是一种三维(Three Dimemsional，3D)存储器元件。

背景技术：

非易失性存储器元件，例如闪存，具有在移除电源时亦不丢失储存于记忆单元中的信息的特性。已广泛运用于用于便携式音乐播放器、移动电话、数码相机等的固态大容量存储应用。为了达到具有更高密度储存容量的需求，目前已经有各种不同结构的三维存储器元件，例如具有单栅极(single-gate)存储单元、双栅极(double gate)存储单元，和环绕式栅极(surrounding gate)存储单元的三维闪存元件，被提出。

典型的三维非易失性存储器元件包含多个构建于多层叠层结构(multi-layer stacks)之中具有垂直通道的存储单元立体阵列。以具有U形存储单元串行结构的单栅极垂直通道(Single-Gate Vertical Channel，SGVC)NAND存储器元件为例，一般是采用多晶硅材质的叠层导电条带来作为存储单元的栅极。由于多晶硅的阻值较大，因此在构建存储单元阵列时，需要将导电条带跟隔成多个区段，并过阶梯状的字线接触结构字线接触结构，将位于同一阶层的导电条与位于存储单元阵列上方的金属字线电性连接。

由于，字线接触结构占据存储器元件相当大的面积，加上存储单元阵列上方容纳金属字线的布线空间有限。随着存储器元件记忆容量的扩充，使得多层叠层层结构中导电条带阶层的数量相对增加，需要设置更多字线和字线接触结构。目前只能通过缩小字线的线径和间距(pitch)，或者增加记忆区块的面积尺寸，来加以因应。

然而，缩小字线的线径和间距会导致工艺裕度(process window)减少、良率降低而大幅增加工艺成本，甚至因导致氧化层击穿(oxide breakdown)现象产生。增加记忆区块的面积尺寸并不符合目前元件微缩的趋势。

因此，有需要提供一种先进的存储器元件，以解决上述技术所面临的问题。

技术实现要素：

本说明书的一实施例是提供一种三维存储器元件。此三维存储器元件包括：多层叠层结构(multi-layer stacks)、第一串行选择线(String Select Line，SSL)开关、第一接地选择线(Ground Selection Line，GSL)开关、第二串行选择线开关、第二接地选择线开关、第一U形存储单元串行、第二U形存储单元串行、第一字线接触结构、第二字线接触结构以及第三字线接触结构。多层叠层结构包括彼此隔离的多个导电条带以及多条沟道(trench)，用以至少定义出第一脊状叠层(ridge stacks)、第二脊状叠层、第三脊状叠层以及第四脊状叠层。第一串行选择线开关位于第一脊状叠层之上。第一接地选择线开关位于第二脊状叠层之上。第一U形存储单元串行串接第一串行选择线开关和第一接地选择线开关。第二串行选择线开关位于第三脊状叠层之上。第二接地选择线开关位于第四脊状叠层之上。第二U形存储单元串行串接第二串行选择线开关和第二接地选择线开关。第一字线接触结构与位于第一脊状叠层上的导电条带接触。第二字线接触结构与位于第二脊状叠层上的导电条带接触；第三字线接触结构与位于第三脊状叠层和第四脊状叠层上的导电条带接触。

根据上述实施例，本说明书是提供一种具有多个脊状叠层的三维存储器元件，其中每一个脊状叠层包含，分别具有位于顶部的一个串行选择线开关或一个接地选择线开关以及位于该串行选择线开关或该接地选择线开关下方的多个存储单元。通过串接位于两个脊状叠层上的第一串行选择线开关和第一接地选择线开关，以及位于第一串行选择线开关和第一接地选择线开关下方的存储单元来形成第一U形存储单元串行；同时通过串接位于另外两个不同脊状叠层上的第二串行选择线开关和第二接地选择线开关，以及位于第二串行选择线开关和第二接地选择线开关下方的存储单元来形成第二U形存储单元串行。

其中，位于第一U形存储单元串行的第一串行选择线开关下方的存储单元与第一字线接触结构连接；位于第二U形存储单元串行的第二串行选 择线开关下方的存储单元与第二字线接触结构连接；而位于第一U形存储单元串行的第一接地选择线开关下方的存储单元以及位于第二U形存储单元串行的第二接地选择线开关下方的存储单元，则连接至相同的第三字线接触结构。换句话说，三维存储器元件中，用来连接位于接地选择开关下方的存储单元的字线接触结构数量小于用来连接位于串行选择开关下方的存储单元的字线接触结构。若与先前技术中的三维存储器元件相比，在不改变记忆容量的前提下，可以减少字线接触结构的设置。

通过减少字线接触结构的设置，可以减少存储器元件的面积尺寸；更可在不影响工艺裕度的前提下，扩展存储器元件的记忆容量，大幅降低工艺成本，并防止氧化层击穿现象产生，增加垂直通道存储器元件的工艺良率。

附图说明

本发明的其他目的、特征和优点可见于下述实施例和权利要求范围，并配合所附图式，作详细说明如下：

图1A至图1D是根据已知技术所绘示的一种单栅极垂直通道NAND存储器元件的局部结构透视图；

图2是根据图1D所绘示的单栅极垂直通道NAND存储器元件的局部结构上视图；

图3是根据本发明的另一实施例所绘示的单栅极垂直通道NAND存储器元件的局部结构上视图；

图4是绘示以图1C的单栅极垂直通道NAND存储器元件进行写入操作(program operation)时的等效电路图；

图5是绘示以图1C的单栅极垂直通道NAND存储器元件进行读取操作(read operation)时的等效电路图；以及

图6是绘示以图1C的单栅极垂直通道NAND存储器元件进行擦除操作(erase operation)时的等效电路图。

【符号说明】

100、300：存储器元件

101：基材

102：导电层

103：绝缘层

104：多层叠层结构

104A、104B、104C、104D：脊状叠层

104A1-104A6、104B1-104B6、104C1-104C6、104D1-104D6：导电条带

105：沟道

106：记忆材料层

107：半导体通道层

108、108P、108R：存储单元

109A、109B：U形存储单元串行

110A、110B：接地选择线开关

111A、111B：串行选择开关

112：介电材质层

113：空气间隙

114：接触插塞

115：位线

116：接触插塞

117：金属导线

118：共同源极线

119A、119B、119C、319C：字线接触结构

120：字线

121、122：接触垫

IG 1A、IG 1B控制开关

IG 0A、IG 0B：辅助开关

Vpgm：写入电压

Vpass：栅极通过电压

Vref：栅极读取电压floating：浮置

GIDL：栅极诱发漏极漏电流

具体实施方式

本发明是提供一种存储器元件，可解决已知存储器元件工艺裕度不足的问题，并且同时节省制造成本提高工艺良率。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举数个较佳实施例，并配合所附图式，作详细说明如下。

但必须注意的是，这些特定的实施案例，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅是用以例示本发明的技术特征，并非用以限定本发明的权利要求范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。

请参照图1A至图1C，图1A至图1C是根据本发明的一实施例所绘示制作单栅极垂直通道NAND存储器元件100的工艺结构透视图。制作单栅极垂直通道NAND存储器元件100的方法，包括下述步骤：首先在基材101的表面上形成多层叠层结构104(如图1A所绘示)。在本实施例中，多层叠层结构104包括沿着图1A所绘示的Z轴方向，在基材101上彼此交错叠层的多个导电层102以及多个绝缘层103。

本发明的一些实施例中，导电层102的材质，可以包含掺杂有磷或砷的n型多晶硅(或n型外延单晶硅)、掺杂有硼的p型多晶硅(或p型外延单晶硅)、无掺杂的的多晶硅、金属硅化物(silicides)，例如硅化钛(TiSi)、硅化钴(CoSi)或硅锗(SiGe)、氧化物半导体(oxide semiconductors)，例如氧化铟锌(InZnO)或氧化铟镓锌(InGaZnO)、金属，例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钴(Co)、镍(Ni)、氮化钛(TiN)、氮化钽(TaN)或氮化钽铝(TaAlN)，或两种或多种上述材质的组合物所构成。绝缘层103可以由介电材料，例如硅氧化物(oxide)、硅氮化物(nitride)、硅氮氧化物(oxynitride)、硅酸盐(silicate)或其他材料，所构成。

接着，对多层叠层结构104进行一图案化工艺，以形成多个脊状叠层104A、104B、104C和104D。在本发明的一些实施例中，是采用非等向蚀刻工艺(anisotropic etching process)，例如反应离子蚀刻(Reactive Ion Etching，RIE)工艺，对多层叠层结构104进行蚀刻。藉以在多层叠层结构104之中形成沿着X横向延伸且沿Z轴纵向延伸的沟道105，将多层叠层结构104 分割成多个脊状叠层104A、104B、104C和104D，并将基材101的部分区域经由沟道105曝露于外(如图1B所绘示)。

每一个脊状叠层104A、104B、104C和104D都包含多个条状的导电条带。例如在本实施例中，脊状叠层104A具有沿着Z轴方向向上叠层的导电条带104A1、104A2、104A3、104A4、104A5和104A6；脊状叠层104B具有沿着Z轴方向向上叠层的导电条带104B1、104B2、104B3、104B4、104B5和104B6；脊状叠层104C具有沿着Z轴方向向上叠层的导电条带104C1、104C2、104B3、104C4、104C5和104C6；以及脊状叠层104D具有沿着Z轴方向向上叠层的导电条带104D1、104D2、104D3、104D4、104D5和104D6。其中，位于脊状叠层104A、104B、104C和104D的顶部平面的导电条带104A6、104B6、104C6和104D6具有比位于相同脊状叠层104A、104B、104C和104D的其他平面的导电条带104A1-104A5、104B1-104B5、104C1-104C5和104D1-104D5还大的厚度。

之后，于脊状叠层104A、104B、104C和104D的侧壁上方以及沟道105底部形成具有电荷捕捉结构(charge trapping structure)，的记忆材料层106。并于记忆材料层106上形成图案化的半导体通道层107。进而在脊状叠层104A、104B、104C和104D的导电条带104A1-A6、104B1-B6、104C1-C6和104D1-D6与记忆材料层106和通道层107三者重叠的位置(cross point)，分别定义出多个存储单元108(如图1C所绘示)。

在本发明的一些实施例中，记忆材料层106的电荷捕捉结构可以是一种复合多叠层，其是选自于由硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide、ONO)结构、一硅氧化物-氮化硅-硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)结构、一硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)结构、一能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)结构、一氮化钽-氧化铝-氮化硅-硅氧化物-硅(tantalum nitride，aluminum oxide，silicon nitride，silicon oxide，silicon，TANOS)结构以及一金属高介电系数能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)结构所组成的一族群。 半导体通道层107可以由掺杂有磷或砷的n型多晶硅，或n型外延单晶硅所构成。此外，半导体通道层107也可以由掺杂有硼的p型多晶硅，或p型外延单晶硅所构成。

在本实施例中，图案化的半导体通道层107是由n型多晶硅所构成，且图案化的半导体通道层107至少包括彼此分离的两个部分。其中一部分的半导体通道层107覆盖在相邻的脊状叠层104A和104B以及用来隔离脊状叠层104A和104B的沟道105的底部。藉以分别在脊状叠层104A和104B之间形成一个U形通道薄膜，用来串接形成于脊状叠层104A和104B上的多个存储单元108，进而形成第一U形存储单元串行109A。另一部分的半导体通道层107覆盖在相邻的脊状叠层104C和104C以及用来隔离脊状叠层104C和104D的沟道105的底部。并且在脊状叠层104C和104D之间形成另一个U形通道薄膜，用来串接形成于脊状叠层104C和104D上的多个存储单元108，进而形成第二U形存储单元串行109B。

其中，位于脊状叠层104A的顶部的存储单元，可以作为第一U形存储单元串行109A的第一接地选择线开关110A；位于脊状叠层104B的顶部的存储单元，可以作为第一U形存储单元串行109A的第一串行选择开关111A。位于脊状叠层104C的顶部的存储单元，可以作为第二U形存储单元串行109B的第二接地选择线开关110B；位于脊状叠层104D的顶部的存储单元，可以作为第二U形存储单元串行109B的第二串行选择开关111B。

另外值得注意的是，虽然图1C仅绘示由四个脊状叠层(脊状叠层104A、104B、104C和104D)所形成的二条U形存储单元串行(第一U形存储单元串行109A和第二U形存储单元串行109B)。但其仅是为了清楚描述起见而绘示，并非用以限定本发明。在本发明的一些实施例之中，单栅极垂直通道NAND存储器元件100可以包括更多的脊状叠层以及更多的U形存储单元串行，进而形成一个立体存储单元阵列。

之后，在沟道105中填充介电材质层112。在本发明的一些实施例中，形成介电材质层112的材质可以包含二氧化硅、氮化硅、氮氧化硅、高介电系数(high-k)材料或上述材料的任意组合。在本实施例中，较佳还包含在沟道105中形成空气间隙(air gap)113，用来降低位于不同脊状叠层104A、 104B、104C和104D侧壁上存储单元108相互之间的干扰。

后续如图1D所绘示，在脊状叠层104A、104B、104C和104D顶部形成接触插塞(contact plug)114，分别使第一串行选择线开关111A和第二串行选择线开关111B连接至一条位线115；并形成接触插塞116使第一接地选择线开关110A和第二接地选择线开关110B分别通过金属导线117连接至一共同源极线118。并在立体存储单元阵列的周边区形成阶梯状的多个字线接触结构(例如，图1D所绘示的119B)，使位于脊状叠层104A、104B、104C和104D的相同阶层中用来形成层存储单元108的导电条带104A1-D1、104A2-D2、104A3-D3、104A4-D4、104A5-D5和104A6-D6，分别连接至不同的字线120。

字线接触结构，例如字线接触结构119A、119B和119C，的详细配置请参照图2，图2是根据第1D所绘示单栅极垂直通道NAND存储器元件100的局部结构上视图。字线接触结构119A、119B和119C是分别配置在脊状叠层104A、104B、104C和104D的长轴两侧。在本实施例中，字线接触结构119A包含阶梯状叠层的多个接触层，分别用来与位于脊状叠层104B中不同阶层的导电条带接触；字线接触结构119B包含阶梯状叠层的多个接触层，分别用来与位于脊状叠层104D中不同阶层的导电条带接触。字线接触结构119C包含阶梯状叠层的多个接触层，分别用来与脊状叠层104A和104C中位于相同阶层的导电条带接触。

换句话说，脊状叠层104A和104C中位于相同平面层的导电条带，共享一个字线接触结构119C。详言之，脊状叠层104A和104C中位于第一平面层的导电条带104A1和104C1，与阶梯状字线接触结构119C的第一接触层(未绘示)接触；位于第二平面层的导电条带104A2和104C2，与阶梯状字线接触结构119C得第二接触层(未绘示)接触；位于第三平面层的导电条带104A3和104C3，与阶梯状字线接触结构119C的第三接触层(未绘示)接触；位于第四平面层的导电条带104A4和104C4，与阶梯状字线接触结构119C的第四接触(未绘示)层接触；位于第五平面层的导电条带104A5和104C5，与阶梯状字线接触结构119C的第五接触层(未绘示)接触；以及位于第六平面层的导电条带104A6和104C6，与阶梯状字线接触结构119C的第六接触层(未绘示)接触。由于字线接触结构已为已知，故其详细 的构造与制作方法不在此赘述。

但字线接触结构的配置方式并不以此为限，在本发明的一些实施例中，位于多于两个以上不同U形存储单元串行中的串行选择线开关下方的导电条带，会分别与不同的字线接触结构；位于此多于两个以上不同U形存储单元串行中的接地选择线开关下方的导电条带会共享一个字线接触结构。

在本发明的一些实施例之中，单栅极垂直通道NAND存储器元件100还包括多个串行选择线接触垫121和一个共享的接地选择线接触垫122分别用来将串行选择线开关(例如，第一串行选择线开关111A和第二串行选择线开关111B)和接地选择开关(例如，第一接地选择线开关110A和第二接地选择线开关110B)连接至译码器(未绘示)。例如在本实施例中，每一个串行选择线接触垫121分别位于具有第一串行选择线开关111A和第二串行选择线开关111B的脊状叠层104B和104D的一端，邻接字线接触结构119A和119B，并且与用来形成第一串行选择线开关111A和第二串行选择线开关111B的导电条带104B6和104D6接触。共享的接地选择线接触垫122则位于具有第一接地选择线开关110A和第二接地选择线开关110B的脊状叠层104A和104C的一端，邻接字线接触结构119C，并且与用来形成第一接地选择线开关110A和第二接地选择线开关110B的导电条带104A6和104C6接触。

被共享的字线接触结构119C的形状可以随着单栅极垂直通道NAND存储器元件的设计而有所不同。例如请参照图3，图3是根据本发明的另一实施例所绘示的单栅极垂直通道NAND存储器元件300的局部结构上视图。单栅极垂直通道NAND存储器元件300的结构大致与单栅极垂直通道NAND存储器元件100相同，差别仅在于，邻接接地选择线接触垫122的字线接触结构319C的形状不同。在本实施例之中，被位于脊状叠层104A和104C的第一接地选择线开关110A和第二接地选择线开关110B下方的导电条带104A6和104C6所共享的字线接触结构319C，可以配置成纵向阶梯结构。进一步节省单栅极垂直通道NAND存储器元件300的横向宽度。

为了防止具有共享字线接触结构119C的不同U形存储单元串行109A 和109B在写入操作、读取操作和擦除操作中产生讯号干扰，在本发明的一些实施例之中，单栅极垂直通道NAND存储器元件100可以包括一个位于U形存储单元串行109A的第一串行选择线开关111A和第一接地选择线开关110A之间的第一控制开关IG_1A，以及一个位于U形存储单元串行109B的第二串行选择线开关111B和第二接地选择线开关110B之间的第二控制开关IG_1B。

例如请参照图4，图4是绘示以图1C的单栅极垂直通道NAND存储器元件100进行写入操作时的等效电路图。在本实施例中，第一控制开关IG_1A可以包括一种互补式切换电路(complementary switch circuit)123与脊装叠层104B的底部导电条带104B1连接，用以控制位于脊装叠层104B底部的存储单元108的启闭。第二控制开关IG_1B与位于脊装叠层104D的底部导电条带104D1连接，用以控制位于脊装叠层104D底部的存储单元108的启闭。由于，第二控制开关IG_1B的结构可以与第一控制开关IG_1A相同，故第二控制开关IG_1B的结构不再绘示于图4中。但在其他实施例中，第二控制开关IG_1B的结构仍可以与第一控制开关1G_1A不同。

另外在一些较佳的实施例中，单栅极垂直通道NAND存储器元件100还可以包括一个位于第一接地选择线开关110A和第一控制开关IG_1A之间的第一辅助开关IG_0A，以及一个位于第二接地选择线开关110B和第二控制开关IG_1B之间的第二辅助开关IG_0B。同样的，第一辅助开关IG_0A和第二辅助开关IG_0B的结构可以与第一控制开关IG_1A相同或不同。

在本实施例中，第一辅助开关IG_0A是与脊装叠层104A的底部导电条带104A1连接，用以控制位于脊装叠层104A底部的存储单元108的启闭；第二辅助开关IG_0B是与脊装叠层104C底部的导电条带104C1连接，用以控制位于脊装叠层104C底部的存储单元108的启闭。

当以第一串行选择开关111A选择第一U形存储单元串行109A中的存储单元108P进行写入操作时，会开启第一串行选择线开关111A、第一控制开关IG_1A和第一辅助开关IG_0A；并关闭第一接地选择线开关110A。以位线115和共同源极线118同时对第一串行选择线开关111A和第一接 地选择线开关110A施加0伏电压(0V)；再通过字线120对被选取存储单元108P施加一栅极写入电压Vpgm；以及对位于第一U型存储单元串行109A上的其他存储单元108施加一栅极通过电压Vpass。其中，栅极写入电压Vpgm大于栅极通过电压Vpass，藉以引发电子e-产生Fowler-Nordheim穿隧效应，将数据写入存储单元108P之中。

未被选择的第二U形存储单元串行109B在进行写入操作时，使位于脊状叠层104D上的第二串行选择线开关111B和其下方的存储单元的栅极保持浮置(floating)。由于脊状叠层104A和104C中的导电条带共享一个字线接触结构119C；且第一接地选择线开关110A和第二接地选择线开关110B也共享接地选择线接触垫122。因此，施加在脊状叠层104C上的第二接地选择线开关110B以及其下方的存储单元108(包含存储单元108P')的栅极电压，会和施加在脊状叠层104A上的第一接地选择线开关110A以及其下方的存储单元108(包含存储单元108P)的栅极电压完全相同。关闭第二控制开关IG_1B，可使第二U形存储单元串行109B内的104C形成局部自我电位抬升(local self-boosting)以维持足够的电位，防止位于脊状叠层104C上的存储单元108P'受到写入电压Vpgm的影响而被写入。

请参照图5，图5是绘示以图1C的单栅极垂直通道NAND存储器元件100进行读取操作时的等效电路图。在本实施例中，当以第一串行选择线开关111A选择位于第一U形存储单元串行109A上的存储单元108R进行读取操作时，会开启第一串行选择线开关111A、第一接地选择线开关110A、第一控制开关IG_1A和第一辅助开关IG_0A。使位线115和共同源极线118同时对第一串行选择线开关111A和第一接地选择线开关110A分别施加1伏特(1V)及0伏电压(0V)；再通过字线120对被选取的存储单元108R施加一栅极读取电压Vref；以及对位于第一U型存储单元串行109A上的其他存储单元108施加一栅极通过电压Vpass。即可由被选取的存储单元108R中读取数据。

未被选择的第二U形存储单元串行109B在进行读取操作时，位于脊状叠层104D上的第二串行选择线开关111B和其下方的存储单元108栅极保持浮置。由于脊状叠层104A和104C中的导电条带共享一个字线接触结构119C；且第一接地选择线开关110A和第二接地选择线开关110B也 共享接地选择线接触垫122。因此，施加在脊状叠层104C上的第二接地选择线开关110B以及其下方的存储单元108(包含存储单元108R')的栅极电压，会和施加在脊状叠层104A上的第一接地选择线开关110A以及其下方的存储单元108(包含存储单元108R)的栅极电压完全相同。关闭第二控制开关IG_1B，并且使第二U形存储单元串行109B中的第二串行选择线开关111B和其下方的存储单元108的栅极保持浮置，可防止未被选取的第二U形存储单元串行109B中的存储单元108R'被栅极读取电压Vref所读取。

请参照图6，图6是绘示以图1C的单栅极垂直通道NAND存储器元件100进行擦除操作时的等效电路图。在本实施例中，当选择第一U形存储单元串行109A进行擦除操作时，会对第一串行选择线开关111A、第一控制开关IG_1A和第一辅助开关IG_0A的栅极施加7伏电压(7V)，藉以将其开启；以共同源极线118对第一接地选择线开关110A施加0伏电压(0V)，将第一接地选择线开关110A的栅极保持浮置；对位于第一U型存储单元串行109A上的所有存储单元108的栅极施加0伏电压(0V)；再以位线115对第一串行选择线开关111A施加20伏特(20V)的擦除电压。藉以使位于第一U型存储单元串行109A上的存储单元108产生栅极诱发漏极漏电流(Gated-Induce Drain Leakage，GIDL)GIDL。

未被选择的第二U形存储单元串行109B在进行擦除操作时，位于脊状叠层104D上的第二串行选择线开关111B和其下方的存储单元108以及第二控制开关IG_1B和第二接地选择开关110B的栅极都保持浮置。由于脊状叠层104A和104C中的导电条带共享一个字线接触结构119C；且第一接地选择线开关110A和第二接地选择线开关110B也共享接地选择线接触垫122。因此，施加在脊状叠层104C上的第二接地选择线开关110B以及其下方的存储单元108的栅极电压，会和施加在脊状叠层104A上的第一接地选择线开关110A以及其下方的存储单元108的栅极电压完全相同。使位于脊状叠层104D上的第二串行选择线开关111B和其下方的存储单元108以及第二控制开关IG_1B的栅极都保持浮置，可延迟擦除时间，防止第二U形存储单元串行109B中的存储单元108在纳秒擦除时间内被擦除。

根据上述实施例，本说明书是提供一种具有多个脊状叠层的三维存储 器元件，其中每一个脊状叠层包含，分别具有位于顶部的一个串行选择线开关或一个接地选择线开关以及位于串行选择线开关或接地选择线开关下方的多个存储单元。通过串接位于两个脊状叠层上的第一串行选择线开关和第一接地选择线开关，以及位于第一串行选择线开关和第一接地选择线开关下方的存储单元来形成第一U形存储单元串行；同时通过串接位于另外两个不同脊状叠层上的第二串行选择线开关和第二接地选择线开关，以及位于第二串行选择线开关和第二接地选择线开关下方的存储单元来形成第二U形存储单元串行。

其中，位于第一U形存储单元串行的第一串行选择线开关下方的存储单元与第一字线接触结构连接；位于第二U形存储单元串行的第二串行选择线开关下方的存储单元与第二字线接触结构连接；而位于第一U形存储单元串行的第一接地选择线开关下方的存储单元以及位于第二U形存储单元串行的第二接地选择线开关下方的存储单元，则连接至相同的第三字线接触结构。换句话说，三维存储器元件中，用来连接位于接地选择开关下方的存储单元的字线接触结构数量小于用来连接位于串行选择开关下方的存储单元的字线接触结构。若与先前技术中的三维存储器元件相比，在不改变记忆容量的前提下，可以减少字线接触结构的设置。

通过减少字线接触结构的设置，可以减少存储器元件的面积尺寸；更可在不影响工艺裕度的前提下，扩展存储器元件的记忆容量，大幅降低工艺成本，并防止氧化层击穿现象产生，增加垂直通道存储器元件的工艺良率。