用于晶片翘曲减小的应力缓解结构的制作方法

本申请主张以Je-Hsiung Jeffrey Lan等人的名义于2014年4月4日提交的美国临时专利申请号61/975,570的权益，该临时专利申请的公开内容通过引用被整体明确纳入于此。

技术领域

本公开一般涉及集成电路(IC)。更具体地，本公开涉及用于晶片翘曲减小的应力缓解结构。

背景

用于集成电路(IC)的半导体制造的工艺流程可包括前端制程(FEOL)、中部制程(MEOL)和后端制程(BEOL)工艺。FEOL工艺可包括晶片制备、隔离、阱形成、栅极图案化、间隔物、扩展和源极/漏极注入、硅化物形成、以及双应力内衬形成。MEOL工艺可包括栅极触点形成。BEOL工艺可包括用于将在FEOL和MEOL工艺期间创建的半导体器件互连的一系列晶片处理步骤。现代半导体芯片产品的成功制造和鉴定涉及所采用的材料和工艺之间的相互作用。具体地，在BEOL工艺中用于玻璃基无源(POG)器件的导电材料镀敷的形成是工艺流程中日益挑战的部分。

概述

一种集成电路器件包括基板。该集成电路器件还包括第一导电栈，第一导电栈在相对于基板的第一标高处包括后端制程(BEOL)导电层。该集成电路器件还包括第二导电栈，第二导电栈在相对于基板的第二标高处包括BEOL导电层。第二标高不同于第一标高。

一种制造集成电路器件的方法，包括：直接在基板的表面上沉积并图案化第一导电层，仅在第一导电层的表面上沉积第一层间电介质，以及在第一导电层上沉积并图案化电介质层。该方法还包括在电介质层上沉积并图案化第二导电层，直接在第一层间电介质上沉积并图案化第三导电层，并且第三导电层通过第一通孔耦合至第一导电层以形成第一导电栈，以及直接在基板的表面上沉积并图案化第三导电层以形成毗邻第一导电栈的第二导电栈。

一种集成电路器件包括用于支撑的装置。该集成电路器件还包括第一导电栈，第一导电栈在相对于支撑装置的第一标高处包括后端制程(BEOL)导电层。该集成电路器件还包括第二导电栈，第二导电栈在相对于支撑装置的第二标高处包括BEOL导电层。第二标高不同于第一标高。

这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。

附图简述

为了更全面地理解本公开，现在结合附图参阅以下描述。

图1示出了包括可对集成电路器件的基板、晶片或面板施加应力的后端制程(BEOL)层的集成电路器件的横截面视图。

图2A到2B示出了根据本公开的一个方面的应力缓解结构的横截面视图。

图3A到3B示出了根据本公开的一个方面的集成电路器件与应力缓解结构之间的比较。

图4A到4E示出了根据本公开的各方面的不具有应力缓解结构实现以及具有应力缓解结构实现情况下的不同器件层的布局视图。

图5是解说根据本公开的一方面的用于制造应力缓解结构的过程的过程流程图。

图6是示出其中可有利地采用本公开的配置的示例性无线通信系统的框图。

图7是解说根据一种配置的用于半导体组件的电路、布局、以及逻辑设计的设计工作站的框图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或”的使用旨在代表“排他性或”。

高性能集成无源器件使用具有厚导电层的高Q组件(诸如电感器或电容器)以降低插入损耗。为了获得厚导电层，厚层间电介质层将毗邻导电层隔离以获得顶部导电层的钝化。层间电介质通常具有非常高的热膨胀系数(CTE)，其往往与集成无源器件中基板(其可以是玻璃或其它类似的低损耗材料)的CTE失配。

在集成无源器件的制造工艺期间，在热固化工艺之后旋涂层间电介质层可能经历收缩。厚层间电介质层与基板表面上的经图案化的导电层之间的CTE失配还可能导致晶片翘曲。

晶片翘曲的程度还取决于层间电介质和基板的厚度以及图案化导电层的方式。晶片翘曲在具有薄基板、其中薄基板与厚层间电介质层具有大CTE失配的器件中尤其可能。晶片翘曲导致晶片处置方面的困难，并且还限制了各种器件制造工艺的效率、质量和可靠性。

在某些设计中，常规的应力缓解结构可以围绕具有导电层的某些区域图案化特定层间电介质层以将晶片翘曲减少达大致15-20％。然而，晶片翘曲的进一步减小是合乎需要的，尤其因为尚未经历翘曲的对齐晶片可能在薄晶片激光标记工艺以及精确划片切单工艺中被使用。

提供了新颖的应力缓解结构(SMS)，其中层间电介质层围绕某些区域被图案化和设计以减小晶片翘曲。层间电介质层可以在无源组件(诸如金属-绝缘体-金属(MIM)电容器或电感器以及晶片级芯片规模封装(WLCSP)焊盘)外部被移除。另外，层间电介质层可以在MIM电容器和电感器内部被移除。在一种配置中，集成无源器件在最外导电层上包括单个层间电介质层、在最外导电层下方不包括层间电介质层、以及在毗邻导电层之间仅包括一个层间电介质层来提供应力缓解结构。该应力缓解结构和设计可以扩展到通过掩模设计使层间电介质的色调反相(例如，从暗场到光场)，其中(i)层间电介质层保留在MIM电容器、电感器、WLCSP焊盘区域中，以及(ii)层间电介质层的大部分面积被移除。

在本公开的一个方面，新颖的应力缓解结构的优点包括与常规应力缓解结构相比减少的晶片翘曲以及层间电介质材料消耗的减少。如果掩模色调被改变并且印刷或层叠技术(例如，干膜工艺)是用于制造集成无源器件的所选工艺，则层间电介质材料消耗尤其被减少。

图1示出了包括可对集成电路器件的基板施加应力的后端制程(BEOL)层的集成电路器件100的横截面视图。尽管参考基板来进行描述，但应当认识到，本公开的各方面可以被应用于集成电路器件的基板、晶片或面板。另外，基板、晶片或面板可包括无源器件(例如，电感器、电容器和电阻器等)和/或半导体器件(例如，晶体管、传感器等)、微机电(MEMS)有源器件、或其它类似的有源或无源器件。

集成电路器件100包括基板102、第一层间电介质110(ILD-1)、第二层间电介质120(ILD-2)、第三层间电介质122(ILD-3)、以及第四层间电介质140(例如，钝化(PSV)层)。第一层间电介质110围绕第一导电层104(例如，金属1(M1))、电介质层106、第二导电层108(例如，金属2(M2))、以及第一通孔112。第二层间电介质120围绕第三导电层114(例如，金属3(M3))和第二通孔116。第三层间电介质122围绕第四导电层118(例如，金属4(M4))。如果第三层间电介质122是最外层，则它还用作钝化层。通孔孔洞(未示出)可以通过各种电介质层来形成以暴露基板102的表面以及提供应力缓解，例如，如图3B中所示。

基板102可以是玻璃或其它类似的低损耗材料，并且可以支持包括第一导电层104、电介质层106和第二导电层108的金属-绝缘体-金属(MIM)电容器。这些层(例如，104、106、108)还可被布置成形成其它器件，诸如电感器。集成电路器件100可以使用单侧或双侧玻璃上无源器件(POG)工艺来制造，其中导电层和电介质层被形成在基板102的单侧或双侧上。在双侧POG工艺的情形中，穿玻璃通孔(TGV)技术可被用作基板102的前侧与后侧上的集成无源器件(IPD)之间的电互连的桥接。

集成电路器件100还包括第三导电层间隙132、第四层间电介质140、第四导电层间隙134、第五导电层136、第五导电层间隙138、互连142、以及第三通孔144。第四导电层118通过第三通孔144耦合到第五导电层136，第三通孔144还可容适在第四导电层间隙134内。集成电路器件100还包括四个导电栈：第一导电栈I、第二导电栈II、第三导电栈III、以及第四导电栈IV。

第一导电栈I示出第一导电层104由第一层间电介质110围绕并且耦合到第三导电层114。第一通孔112和第三导电层114由第二层间电介质120围绕。然而，如可以从第一导电栈I中看到的，第三层间电介质122与第四层间电介质140之间没有导电层组件。因此，这些上层电介质层对于第一导电栈I提供很少的益处。

第二导电栈II示出与第一导电栈I类似的组件，但还包括通过第二通孔116耦合到第三导电层114的第四导电层118。同样地，在第四导电层118中没有组件，表现为不消耗附加空间。对于第三导电栈III可能存在相同的情形，第三导电栈III没有示出第一导电层104，但替代地包括通过第二通孔116耦合到第四导电层118的第三导电层114材料的单个柱。第四导电层118再次在第三导电栈III中被浪费，因为它不围绕任何组件。

第四导电栈IV类似于第三导电栈III，例外情形在于第三导电层114材料的附加柱以及第四层间电介质140中第五导电层136的存在。第四层间电介质140围绕第五导电层136和互连142的一部分，并且因此它具有除了仅仅作为绝缘层之外的附加目的。然而，集成电路器件的其它部分中的其它电介质层不围绕任何导电层或任何其它组件。此类电介质层(例如，第一导电栈I中的第三层间电介质122和第四层间电介质140、以及导电栈II和III中的第四层间电介质140)可以被移除以节省空间以及减少层间电介质材料消耗。

图2A到2B示出了根据本公开的一个方面的应力缓解结构(SMS)的横截面视图。

图2A示出了根据本公开的一方面的应力缓解结构200。在这一配置中，应力缓解结构200的各部分示出当电介质层不围绕任何导电层时电介质层的移除或者当电介质层只用作绝缘层目的时电介质层的移除。例如，应力缓解结构200包括四个导电栈：第一导电栈I’、第二导电栈II’、第三导电栈III’、以及第四导电栈IV’。如在第一导电栈I’中可以看到的，最顶部或最高导电层是第三导电层114，它由第二层间电介质120围绕。在第二导电栈II’和第三导电栈III’中，最顶部或最高导电层是第四导电层118，它由第三层间电介质122围绕。在第四导电栈IV’中，最顶部或最高导电层是第五导电层136，它由第四层间电介质140围绕。因此，电介质层仅围绕最顶部或最高导电层，并且在它们仅用作绝缘层而不围绕任何导电层时不存在。这一办法显著地节省层间电介质材料，并且还减少应力缓解结构200的总层间电介质厚度，因此导致晶片翘曲的减小。

同样，如可以由远处左侧上的第一导电层104所看到的，第一层间电介质110被沉积或图案化在仅围绕第一导电层104以及第二导电层108和电介质层106的各部分上。

应力缓解结构200中的通孔孔洞124的存在通过在层间电介质材料不围绕导电层时进一步移除不必要的层间电介质材料来进一步减少层间电介质材料消耗。这进而导致晶片翘曲的进一步减小。

图2B示出了根据本公开的一方面的应力缓解半导体210。应力缓解半导体210的配置通过减少每一导电栈中最底部的导电层以下的层间电介质层的数目而与图2A的应力缓解结构200有所不同，这降低了总层间电介质厚度以及器件的高度并且因此降低了围绕所有导电层的层间电介质材料的量。例如，应力缓解半导体210包括四个导电栈：第一导电栈I”、第二导电栈II”、第三导电栈III”、以及第四导电栈IV”。

第一导电栈I”示出接触基板102的第三导电层114，藉此降低总器件的高度以及第二层间电介质120的放置，第二层间电介质120围绕第三导电层114和第一导电层104两者。第二导电栈II”类似于来自图2A的应力缓解结构200的第二导电栈II’。第三导电栈III”示出接触基板102的第四导电层118，藉此降低器件的高度以及第三层间电介质122的放置，第三层间电介质122围绕第四导电层118。第四导电栈IV”类似于来自图2A的应力缓解半导体210的第四导电栈IV’。

在图2B中，单个层间电介质层在最顶部的导电层之上或者围绕最顶部导电层(例如，围绕第五导电层136的第四层间电介质140)。具体地，在最底部的导电层以下没有层间电介质层(在第一导电层104以下没有电介质层)和/或仅一个隔离层间电介质层在毗邻金属层之间(例如，第三导电层114与第四导电层118之间的第二层间电介质120、第四导电层118与第五导电层136之间的第三层间电介质122)。

图3A和3B示出根据本公开的各方面的图1的集成电路器件100与应力缓解结构之间的比较。集成电路器件100包含三个导电栈：第一导电栈I、第二导电栈II、和第三导电栈III。在第一导电栈I中，第三层间电介质122的整个部分被浪费，并且仅用作绝缘层，因为它不围绕任何导电层。在第二导电栈II中，第三层间电介质122的一部分(向左)被浪费，因为它不围绕任何导电层并且仅仅是绝缘层。在第三导电栈III中，第一层间电介质110的整个部分以及第二层间电介质120的一部分(向右)被浪费，因为它们仅用作绝缘层并且不围绕任何导电层。

图3B示出根据本公开的一方面的应力缓解结构300。上文在图2A-2B中描述的层间电介质材料移除工艺被应用于应力缓解结构300以便获得应力缓解结构300。应力缓解结构300具有作为图3A中示出的导电栈的改进版本的三个导电栈。第一导电栈I”从图3A中的IC器件100的第一导电栈I移除第三层间电介质122。此外，第三导电层114已经被降低以便接触基板102，藉此允许第二层间电介质120的更多移除以及层间电介质材料的进一步节省以及总器件的高度/空间的降低。

第二导电栈II”从图3A中的IC器件100移除第二导电栈II的第三层间电介质122的左边部分。第三导电栈III”从图3A中的IC器件100移除第三导电栈III的第一层间电介质110和第二层间电介质120最右部分两者。移除此类未使用的电介质层还导致层间电介质材料的节省以及应力缓解结构300的尺寸的减小。此外，第四导电层118被布置成接触基板102，这进一步降低了高度并且通过使用更少的层间电介质材料来使得设计更高效。

在图3B中，第一导电栈I”还可包括后端制程(BEOL)导电层，该后端制程(BEOL)导电层由各种层组成，诸如第一导电层104和第三导电层114。第二导电栈II”也可包含相同的BEOL导电层。然而，第二导电栈II”的BEOL导电层可包括第四导电层118。

在图3B中，第一导电栈I”在相对于基板102的第一标高处具有BEOL层。图3B的第二导电栈II”也在相对于基板102的第二标高处具有其BEOL层。第一标高不同于第二标高。再次，任何导电栈的BEOL层也可包括多个导电层。如本文所述，术语“标高”可以指代基板102的有源表面与导电层的表面或者导电栈中与基板102的有源表面邻近且在BEOL层内的表面之间的距离。

例如，在导电栈的给定BEOL层中，同一导电层的各部分也可位于不同标高处。导电层的邻近表面是该层的最接近基板102的表面，并且也与导电层的有源表面相对。例如，给定图3B中的取向，给定层的有源表面是“顶部表面”并且该层的邻近表面是“底部表面”。结果，第一导电栈I”的BEOL层的标高是从基板102的顶部表面或有源表面到第三导电层114的较高的最左部分的底部表面或邻近表面的距离。在这一示例中，第三导电层114的最左部分是最高导电层部分或第一导电栈I”的BEOL层中最远离基板102的导电层的那部分。

对于具有图3B的取向的层或层的一部分，标高被定义为基板102的有源表面或顶部表面到该层或该层的一部分的邻近表面或底部表面之间的距离。

在一种配置中，给定导电栈内BEOL导电层的标高可以被定义为最高导电层部分或者BEOL导电层内最远离基板102的导电层的一部分的标高。在这一配置中，导电栈的标高也可被定义为该导电栈内的BEOL导电层的标高。

图4A到4E示出根据本公开的各方面进一步解说各种应力缓解实现的不同器件层的布局视图。

图4A示出了将不具有应力缓解结构实现的器件400与包括应力缓解结构实现的器件410相区分的布局视图。构成器件400和器件410的各个层在图4B到4E中进一步描述。器件400是类似于集成电路器件100的器件(其横截面视图在图3A中示出)的布局视图。另外，器件410是类似于应力缓解结构300的器件(其横截面视图在图3B中示出)的布局视图。

图4B示出了不具有应力缓解结构实现的器件层420和具有应力缓解结构实现的器件层430。器件层420包括第一层间电介质110。第一通孔112也被布置在器件层420内。一材料层覆盖器件层430中的第一通孔112。这一材料层示出第一层间电介质110被移除以用于器件层430的应力缓解结构实现的位置。第一层间电介质110被置于与第一通孔112相同的层处。在这一布置中，第一层间电介质110和第一通孔112两者实现层间电介质材料(例如，第一层间电介质110)的移除。在器件层430中，第一层间电介质110和第一通孔112可以被绘制为负掩模。

图4C示出了不具有应力缓解结构实现的器件层440和具有应力缓解结构实现的器件层450。在这一布置中，第三导电层114和第一层间电介质110两者在器件层440和器件层450中示出。第一通孔112可以在器件层440中看到。另一材料层覆盖器件层450中的第一通孔112。这一材料层类似于覆盖图4B的器件层430中的第一通孔112的材料层。然而，第三导电层114被覆盖在器件层450中的材料层而非器件层430中的材料层之上。这一材料层还示出第一层间电介质110被移除的位置。第一通孔112和第一层间电介质110是类似的，因为它们示出了第一层间电介质110被移除的位置。

图4D示出了不具有应力缓解结构实现的器件层460和具有应力缓解结构实现的器件层470。在这一布置中，第三导电层114、第四导电层118和第二层间电介质120可以在器件层460和器件层470两者中看到。第二通孔116可以在器件层460中看到。另一材料层覆盖器件层470中的第二通孔116。这一材料层是第二层间电介质120中的开口，类似于图4C的器件层450和图4B的器件层430中的第一层间电介质110的开口。这一材料层还示出第二层间电介质120被移除的位置。第二通孔116和第二层间电介质120也是类似的，因为它们示出了第二层间电介质120被移除的位置。

图4E示出了不具有应力缓解结构实现的器件层480和具有应力缓解结构实现的器件层490。第四导电层118和第三层间电介质122在器件层480和器件层490两者中示出。互连42可以在器件层480中看到。另一材料层覆盖器件层490中的互连142。这一材料层是互连142被移除的位置。互连142和第三层间电介质122也是类似的，因为它们示出了钝化层(例如，最后一个层间电介质层)被移除的位置。在一种布置中，互连142可以在图3A和图3B中被示为互连142中容纳到第四导电层118中的矩形部分，也被称为VP。

图5是解说根据本公开的一方面的用于制造应力缓解结构的过程500的过程流程图。在框502中，直接在基板的表面上沉积并图案化第一导电层。例如，第一导电层可以是被沉积并且在基板102的表面上的第一导电层104(例如M1)、第二导电层108(例如M2)、第三导电层114(例如M3)、第四导电层118(例如M4)、或者第五导电层136(例如M5)之一。在框504中，仅在第一导电层的表面上沉积第一层间电介质。例如，第一层间电介质可以是被沉积在第一导电层104(例如M1)上的第一层间电介质110(ILD-1)。在框506中，在第一导电层上沉积并图案化电介质层。例如，该电介质层可以是电介质层106。

在框508中，在该电介质层上沉积并图案化第二电介质层。例如，第二导电层可以是被沉积并且在电介质层106的表面上的第一导电层104(例如M1)、第二导电层108(例如M2)、第三导电层114(例如M3)、第四导电层118(例如M4)、或者第五导电层136(例如M5)之一。可以使用通孔将第二导电层耦合到第一导电层以形成导电栈。

在框510中，直接在第一层间电介质上沉积并图案化第三导电层，并且第三导电层通过第一通孔耦合至第一导电层以形成第一导电栈。例如，如图3B中所示，第三导电层114(例如M3)直接在第一导电栈I”内的第一层间电介质110(例如，ILD-1)上被沉积并图案化。第一层间电介质110还包含间隙，其中第三导电层114使用第一通孔112耦合到第一导电层104(例如，M1)。

在框512中，直接在基板的表面上沉积并图案化第三导电层以形成毗邻第一导电栈的第二导电栈。例如，如图3B中所示，第三导电层114直接在毗邻第一导电栈I”的第二导电栈II”中基板102的表面上被沉积并图案化。此外，第三导电层114直接在第一导电栈I’内基板102的表面上被沉积并图案化。如果这一结构左边的包括第三导电层114、第一层间电介质110和第一导电层104的结构作为单独的导电栈(例如，另一第一导电栈)来对待，则这一结构可以作为单独的导电栈(例如，另一第二导电栈)来对待。

在一种配置中，一种集成电路器件包括用于支撑第一导电栈和第二导电栈的装置。在本公开的一个方面，用于支撑的装置可以是基板102。在另一方面，前述装置可以是被配置成执行由前述装置所述的功能的任何模块或任何设备。

基板102可以由玻璃或其它高绝缘材料制成，诸如砷化镓(GaAs)、磷化铟(InP)、碳化硅(SiC)、蓝宝石(Al2O3)、石英、绝缘体上覆硅(SOI)、蓝宝石上覆硅(SOS)、高电阻率硅(HRS)、氮化铝(AlN)、塑料基板、层压、或其组合。

在一个实现中，用于各种导电材料层的导电材料可以是铜(Cu)，或具有高导电率的其他类似导电材料。例如，第一导电层104(例如M1)、第二导电层108(例如M2)、第三导电层114(例如M3)、第四导电层118(例如M4)、或第五导电层136(例如M5)可包括铜(Cu)、铝(Al)、银(Ag)、金(Au)、镍(Ni)、铁(Fe)、或钨(W)。前述导电材料层也可通过电镀、化学气相沉积(VCD)、物理气相沉积(PVD)、喷溅或蒸发来沉积。

层间电介质(例如，110、120、122、140)可以是具有低k或低介电常数值的任何材料，包括氧化硅(SiO₂)以及氟掺杂、碳掺杂和多孔碳掺杂的形式，以及旋涂式有机聚合电介质(诸如聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、聚降冰片烯、和聚四氟乙烯(PTEF))、基于旋涂硅树脂的聚合物电介质和含硅氮的碳氧化物(SiCON)。前述的那些层也可通过旋涂式工艺、化学气相沉积(VCD)、等离子体增强化学气相沉积(PECVD)和物理气相沉积(PVD)工艺(诸如喷溅)来沉积。

图6是示出其中可有利地采用本公开的一方面的示例性无线通信系统600的框图。出于解说目的，图6示出了三个远程单元620、630和650以及两个基站640。将认识到，无线通信系统可具有远多于此的远程单元和基站。远程单元620、630和650包括了包含所公开的器件(例如，应力缓解结构或即SMS)的IC器件625A、625C和625B。将认识到，其他器件也可包括所公开的器件(例如，应力缓解结构)，诸如基站、交换设备、和网络装备。图6示出了从基站640到远程单元620、630和650的前向链路信号680，以及从远程单元620、630和650到基站640的反向链路信号690。

在图6中，远程单元620被示为移动电话，远程单元630被示为便携式计算机，而远程单元650被示为无线本地环路系统中的位置固定的远程单元。例如，远程单元可以是移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、位置固定的数据单元(诸如仪表读数装备)、或者存储或取回数据或计算机指令的其他设备、或者其组合。尽管图6解说了根据本公开的各方面的远程单元，但本公开并不被限定于所解说的这些示例性单元。本公开的各方面可以合适地在包括所公开的器件的许多器件中使用。

图7是解说了用于半导体组件(诸如以上公开的包含应力缓解结构的器件)的电路、布局以及逻辑设计的设计工作站700的框图。设计工作站700包括硬盘701，该硬盘701包含操作系统软件、支持文件、以及设计软件(诸如Cadence或OrCAD)。设计工作站700还包括促成对电路710或半导体组件712(诸如所公开的器件(例如，应力缓解结构))的设计的显示器702。提供存储介质704以用于有形地存储电路设计710或半导体组件712。电路设计710或半导体组件712可以文件格式(诸如GDSII或GERBER)存储在存储介质704上。存储介质704可以是CD-ROM、DVD、硬盘、闪存、或者其他合适的设备。此外，设计工作站700包括用于从存储介质704接受输入或者将输出写到存储介质704的驱动装置703。

存储介质704上记录的数据可指定逻辑电路配置、用于光刻掩模的图案数据、或者用于串写工具(诸如电子束光刻)的掩模图案数据。该数据可进一步包括与逻辑仿真相关联的逻辑验证数据，诸如时序图或网电路。在存储介质704上提供数据通过减少用于设计半导体晶片或管芯的工艺数目来促成电路设计710或半导体组件712的设计。

对于固件和/或软件实现，这些方法体系可以用执行本文所描述功能的模块(例如，规程、函数等等)来实现。有形地体现指令的机器可读介质可被用来实现本文所述的方法体系。例如，软件代码可被存储在存储器中并由处理器单元来执行。存储器可以在处理器单元内或在处理器单元外部实现。如本文所用的，术语“存储器”是指长期、短期、易失性、非易失性类型存储器、或其他存储器，而并不限于特定类型的存储器或存储器数目、或记忆存储在其上的介质的类型。

如果以固件和/或软件实现，则功能可作为一条或多条指令或代码存储在计算机可读介质上。示例包括编码有数据结构的计算机可读介质和编码有计算机程序的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是能被计算机存取的可用介质。作为示例而非限定，此类计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来存储指令或数据结构形式的期望程序代码且能被计算机访问的任何其他介质；如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘常常磁性地再现数据，而碟用激光光学地再现数据。上述的组合应当也被包括在计算机可读介质的范围内。

除了存储在计算机可读介质上，指令和/或数据还可作为包括在通信装置中的传输介质上的信号来提供。例如，通信装置可包括具有指示指令和数据的信号的收发机。这些指令和数据被配置成使一个或多个处理器实现权利要求中叙述的功能。

尽管已详细描述了本公开及其优势，但是应当理解，可在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本公开的技术。例如，诸如“上方”、“下方”、“顶部”和“底部”之类的关系术语是关于基板或电子器件使用的。当然，如果该基板或电子器件被颠倒，则上方变成下方，顶部变成底部，反之亦然。此外，如果是侧面取向的，则上方和下方可指代基板或电子器件的侧面。而且，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定配置。如本领域的普通技术人员将容易从本公开领会到的，根据本公开，可以利用现存或今后开发的与本文所描述的相应配置执行基本相同的功能或实现基本相同结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。