半导体装置及其制造方法与流程

本技术涉及适于例如DRAM(动态随机存取存储器)的半导体装置及其制造方法。

背景技术：

DRAM包括一个单元中的晶体管与电容器。在半导体衬底上设置有该晶体管的源区和漏区，且该电容器电耦合至该晶体管的漏区。该一个单元被开还是关取决于是否在该电容器上累积有电荷。

随着时间的推移，累积在该电容器中的电荷被泄漏(释放)。当累积在该电容器中的电荷到达预定值或更少时，出现错误。从而，DRAM进行所谓的刷新操作。例如，每秒可以进行几十次刷新操作。为减少每单位时间的刷新操作的次数，即，为了改善保持特性，在制造DRAM的过程中进行氢气烧结。氢气烧结为含氢气的气氛中的热处理，且在半导体衬底上形成绝缘膜、配线和其他部件后接近最终工艺时进行(例如，参考专利文献1)。也能在制造除DRAM之外的诸如固态成像装置及逻辑装置的半导体装置时进行氢气烧结处理。

引文清单

专利文献

专利文献1：日本未审查专利申请公开2003-324185

技术实现要素：

然而，现有的氢气烧结处理具有低的氢扩散效率，且难以向半导体衬底内部以及半导体衬底的界面提供氢。

因此，希望提供一种半导体装置及其制造方法，其能提高氢扩散到半导体衬底的内部及半导体衬底的界面的效率。

根据本技术实施方式的一种制造半导体装置的方法包括：在半导体衬底的第一表面上形成绝缘膜；以及在该半导体衬底的面对该第一表面的第二表面上形成氢供应膜，该氢供应膜含有氧化硅、正硅酸乙酯(TEOS)、硼磷硅玻璃(BPSG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、氟硅玻璃(FSG)、含碳氧化硅、氮化硅、含碳氮化硅、以及含氧碳化硅中的一种或多种。

在根据本技术实施方式的制造半导体装置的方法中，在与半导体衬底的其上形成有绝缘膜的第一表面相对的表面(即半导体衬底的第二表面)上形成该氢供应膜，这使得从氢供应膜向半导体衬底的内部以及半导体衬底的界面提供氢而使其不经过该绝缘膜以及该第一表面上设置的其他部件成为可能。

根据本技术实施方式的半导体装置包括：半导体衬底，其具有第一表面与第二表面，该第一表面与该第二表面彼此相对；设置在该半导体衬底的该第一表面上的绝缘膜；以及设置在该半导体衬底的该第二表面上的氢供应膜，其含有氧化硅、TEOS、BPSG、BSG、PSG、FSG、含碳氧化硅、氮化硅、含碳氮化硅、以及含氧碳化硅中的一种或多种。

在根据本技术实施方式的半导体装置中，在与半导体衬底的其上形成有绝缘膜的第一表面相对的表面(即半导体衬底的第二表面)上设置该氢供应膜。相应地，通过从氢供应膜向半导体衬底的内部以及半导体衬底的界面提供氢而使其不经过该绝缘膜以及该第一表面上设置的其他部件来制造该半导体装置。

根据本技术实施方式的半导体装置及其制造方法，在该半导体衬底的该第二表面上设置该氢供应膜，这使得抑制由设置在该第一表面上的该绝缘膜及其他部件引起的氢扩散效率的降低成为可能。相应地，可能提高氢向该半导体衬底的内部以及该半导体衬底的界面扩散的效率。注意，此处描述的效果为非限制性的。由本技术取得的效果可以是本公开中描述的一个或多个效果。

附图说明

图1为根据本技术实施方式的半导体装置的主要部分的构造的截面视图。

图2为示出图1中所示的半导体装置的整个构造的示意图。

图3A为图1中所示的半导体装置的制造工序的截面视图。

图3B为图3A之后的工序的截面视图。

图4A为图3B之后的工序的截面视图。

图4B为图4A之后的工序的截面视图。

图5A为图4B之后的工序的截面视图。

图5B为图5A之后的工序的截面视图。

图6为根据比较例的半导体装置的构造的截面视图。

图7为氢扩散至图6中所示的半导体衬底的状态的截面视图。

图8为氢扩散至图1中所示的半导体衬底的状态的截面视图。

图9为根据修改示例的半导体装置的构造的截面视图。

具体实施方式

以下，结合附图详细描述本技术的一些实施方式。注意，按以下顺序给出该描述。

1.实施方式(半导体装置)

2.修改示例(使用设置有逻辑电路的支撑衬底的示例)

<实施方式>

[半导体装置1的构造]

图1示出根据本技术实施方式的半导体装置(半导体装置1)的主要部分的截面构造。该半导体装置1包括半导体衬底11的一个表面(表面S1)上的电容器层20、配线层30、以及支撑衬底41。以该顺序，在面对半导体衬底11的表面S1的表面(表面S2)上设置氢供应膜51以及扩散防止膜52。在半导体衬底11的表面S1(第一表面)附近设置晶体管10T，且在电容器层20中设置电容器22。该半导体装置1为DRAM，且配置有包括晶体管10T和晶体管22的单元10。

图2示出半导体装置1的整个构造。在半导体装置1中，多个单元10排列成阵列。例如，可以沿列方向和行方向分别设置多条位线23和多条字线24。在每条位线23与每条字线24之间的相交部处设置一个单元10。例如，各条位线23可以耦合至列解码器123，且在读数据过程中，通过位线23，列地址可以从列解码器123传送至单元10。例如，各条字线24可以耦合至行解码器124，且在读数据过程中，通过字线24，行地址可以从行解码器124传送至单元10。

接下来，再次结合图1，对半导体装置1的各个部件的构造进行描述。

半导体衬底11例如可以由p型硅(Si)制成。半导体衬底11可以具有例如2μm至100μm(两端均包含在内)的厚度。例如，在半导体衬底11的表面S1附近，可以设置p型阱区。在该p型阱区中，相互分隔地设置晶体管10T的源区11S与漏区11D。源区11S与漏区11D中的每一个可以例如配置有n型半导体区域。在半导体衬底11的表面S1上设置晶体管10T的栅电极12。该栅电极12设置在源区11S与漏区11D之间的p型阱区上。该栅电极12可以例如由多晶硅制成。字线24(图2)电耦合至栅电极12。在栅电极12与半导体衬底11之间设置栅绝缘膜(未示出)。

设置在半导体衬底11的表面S1上的电容器层20包括第一绝缘膜21(绝缘膜)、电容器22、以及位线23。第一绝缘膜21设置在半导体衬底11的表面S1上，且覆盖栅电极12。第一绝缘膜21用作层间绝缘膜，且可以由氧化硅(SiO)、氮化硅(SiN)、或SiO与SiN的叠层膜配置而成。电容器22由第一电极221、第二电极222、以及铁电层223配置而成。例如，电容器22可以是堆叠式电容器，且第一电极221、铁电层223、以及第二电极222可以按此顺序堆叠在半导体衬底11的表面S1上。例如，第一电极221可以具有基本上类似U形的截面形状，且电耦合至晶体管10T的漏区11D。第二电极222覆盖第一电极221，以与第一电极221的形状适应。第一电极221与第二电极222可以例如由多晶硅(poly-Si)、钨(W)、或氮化钛(TiN)基化合物制成。第一电极221的材料可以不同于第二电极222的材料。铁电层223设置在第一电极221与第二电极222之间，且可以由例如氧化硅和氮化硅的叠层配置而成。例如，可以将氧化钽(TaO)基化合物或氧化铪(HfO)基化合物用于该铁电层223。位线23电耦合至晶体管10T的源区11S。位线23与字线24(图2)可以由例如钨、铝-铜(Al-Cu)合金、铝-硅(Al-Si)合金或铜(Cu)制成。电容器层20可以具有例如0.5μm至3μm的厚度(两端均包括在内)。

配线层30为多层配线层，且包括第二绝缘膜、多条配线32、以及焊盘电极60。第二绝缘膜31用作层间绝缘膜，且可以由例如氧化硅(SiO)、氮化硅(SiN)、或SiO与SiN的叠层膜配置而成。配线32可以由例如钨、铝-铜(Al-Cu)合金、铝-硅(Al-Si)合金或铜(Cu)制成。配线层32可以含有钛(Ti)或氮化钛。焊盘电极60可以通过例如配线(未示出)电耦合至逻辑电路(未示出)。例如，可以提供达到焊盘电极60的通孔60V，且在通孔60V中设置耦合至焊盘电极60的该配线。通孔60V穿过扩散防止膜52、氢供应膜51、半导体衬底11、以及电容器层20(第一绝缘膜21)。这样的配线层30可以具有例如2μm至7μm的厚度(两端均包括在内)。

支撑衬底41面对半导体衬底11，并作为半导体装置1的支撑，且电容器层20与配线层30处于这两者之间。支撑衬底41可以由例如具有100μm至200μm厚度(两端均包括在内)的硅衬底配置而成。

氢供应膜51可以经过退火处理(热处理)而产生氢。在本实施方式中，氢供应膜51设置在半导体衬底11的表面S2(第二表面)上。如后面详细描述的，这使得将氢有效地提供至半导体衬底11的内部以及半导体衬底11的界面成为可能。

氢供应膜51为含有高含量的水或氢的膜，且含有诸如二氧化硅的氧化硅、TEOS(正硅酸乙酯)、BPSG(硼磷硅玻璃)、BSG(硼硅玻璃)、PSG(磷硅玻璃)、FSG(氟硅玻璃)、含碳氧化硅(SiOC)、氮化硅、含碳氮化硅(SiCN)、以及含氧碳化硅(SiCO)。氢供应膜51可以由含有以上两种或更多种材料的膜配置而成。氢供应膜51例如可以接触半导体衬底11的表面S2。氢供应膜51可以具有例如100nm至1000μm的厚度(两端均包括在内)。

扩散防止膜52堆叠在氢供应膜51上。扩散防止膜52设置为与氢供应膜51的一个表面(其与氢供应膜51的接触半导体衬底11的表面相对)接触，且防止氢从氢供应膜51向外扩散。扩散防止膜52由阻止氢或水的传送的膜配置而成。更具体地，例如，可以将含有氮化硅(SiN)、氮氧化硅(SiON)、低介电常数的含碳氧化硅(低k SiOC)、以及碳化硅(SiC)中的一种或多种的膜用于扩散防止膜52。扩散防止膜52可以含有两种或更多种化合物。扩散防止膜52可以具有例如10nm至1000nm的厚度(两端均包括在内)。或者，可以提供具有1000nm或更大的厚度的扩散防止膜52。

[制造半导体装置1的方法]

例如，可以如以下(图3A至5B)制造具有这样的构造的半导体装置1。

首先，准备具有表面S1的半导体衬底11。此时，半导体衬底11的厚度可以例如为从750μm至800μm(两端均包括在内)。随后，在半导体衬底11中，在表面S1附近形成源区11S与漏区11D(图1)。之后，设置栅绝缘膜以及栅电极12，以形成晶体管10T。在设置晶体管10T后，形成第一绝缘膜21、电容器22、以及位线23。从而，在半导体衬底11的表面S1上形成电容器层20(图3A)。

随后，以这样的方式形成配线层30，使得其堆叠在电容器层20上，如图3B中所示。之后，如图4A中所示，可以将具有例如750μm至800μm(两端均包括在内)厚度的支撑衬底41接合至半导体衬底11的表面S1上，电容器层20与配线层30处于两者之间。在后面的工序中，切削支撑衬底41，以减小其厚度。随后，可以通过例如背磨法来切削位于与表面S1相对的表面侧的半导体衬底11，以减小其厚度，由此形成半导体衬底11的表面S2(图4B)。

在减薄半导体衬底11的厚度后，如图5A中所示，以此顺序在半导体衬底11的表面S2上形成氢供应膜51与扩散防止膜52。可以通过使用例如等离子体形成二氧化硅的膜来形成氢供应膜51。更具体地，可以使用等离子体CVD(化学气相沉积)方法。可以使用HDP(高密度等离子体)。可以通过使用例如等离子体形成氮化硅的膜来形成扩散防止膜52。可以使用ALD(原子层沉积)方法形成扩散防止膜52。在形成氢供应膜51与扩散防止膜52后，进行退火处理。例如，在200℃至500℃(两端均包括在内)的温度下，在N₂、H₂(氢气比例为0％至100％，两端均包括在内)中可以进行退火处理1至10小时。该退火处理使得将氢从氢供应膜51提供给半导体衬底11的内部以及半导体衬底11的界面成为可能。

在进行该退火处理后，如图5B中所示，形成通孔60V。最后，通过配线(未示出)将焊盘电极60与逻辑电路(未示出)彼此耦合。从而，完成了半导体装置1。

[半导体装置1的操作]

在本实施方式的半导体装置1中，当从未示出的电源电路(脉冲施加器)通过位线23与字线24施加电压脉冲或电流脉冲至单元10时，电容器22的电荷数量改变。相应地，进行信息的写与读。以下详细描述这样的操作。

在预定的单元10中，例如，当在字线24的电压升高的状态下升高位线23的电压时，电荷通过晶体管10T从位线23累积到电容器22上。从而，数据写入单元10。在其中电容器22中累积电荷的单元10中，当字线24的电压升高时，放电电流流经位线23，以立刻升高位线的电势。通过检测电路检测位线电势的这种升高来读数据。

[半导体装置1的工作方式与效果]

本说明书中，在半导体装置1中，电容器层20、配线层30、以及支撑衬底41堆叠在半导体衬底11的表面S1上，且氢供应膜51设置在与表面S1相对的表面上，即半导体衬底11的表面S2上。这使得抑制由电容器层20与配线层30引起的氢扩散效率降低以及有效地将氢提供给半导体衬底11的内部以及半导体衬底11的界面成为可能。以下对此进行说明。

图6示出根据比较示例的半导体装置(半导体装置100)的截面构造。半导体装置100为DRAM，且包括以这个次序设置在半导体衬底11的表面S1上的电容器层20和配线层30。半导体装置100不包括氢供应膜，且半导体衬底11的一个表面(与表面S1相对的表面)露出。

在该DRAM中，随着时间的推移，累积在电容器中的电荷被泄漏。低的保持特性导致功耗的增加。而且，必须进行增加电容器容量的设计，这引起单元面积的增加，由此增加了成本。可以设计具有高的纵横比的电容器，然而，在这种情况下，工艺上的难度增加了，且生产率降低了。因此，希望改善保持特性。

漏区发生泄露的原因在于漏区界面(即半导体衬底界面)中的缺陷。为防止来自半导体衬底界面中的缺陷造成泄露，对该缺陷进行氢封端的方法是有效的。

图7示出制造半导体装置100过程中的氢封端工序。在制造半导体装置100的工序中，为改善保持特性，在半导体衬底11的表面S1上形成电容器层20与配线层30，且之后进行氢气烧结。除改善保持特性外，氢气烧结用于纠正制造工序中引起的缺陷，且在接近最终工序时进行。由于这个原因，存在配线层30与电容器层20阻挡氢H扩散的风险，由此导致氢H不能有效地到达半导体衬底11的界面中的缺陷110。具体地，在配线层30与电容器层20含有例如阻挡氢H扩散的氮化合物与吸收氢H的锂或其他材料的情况下，氢H的扩散效率降低。可以考虑延长氢气烧结的工序时间，然而，延长的氢气烧结降低了配线的可靠性。而且，制造半导体装置100耗时更多，由此增加了成本。

相比之下，在半导体装置1中，氢供应膜51形成于半导体衬底11的表面S2上，且氢从氢供应膜51提供给半导体衬底11的内部和半导体衬底11的界面。

图8示出形成氢供应膜51与扩散防止膜52后的退火处理的工序。氢供应膜51设置在与半导体衬底11的设置有电容器层20与配线层30的表面S1相对的表面(表面S2)上，这导致由氢供应膜51产生的氢H到达半导体衬底11的内部以及半导体衬底11的界面中的缺陷，而不经过电容器层20与配线层30。换言之，氢H的扩散未被第一绝缘膜21、第二绝缘膜31、配线层30的配线32和其他部件阻挡。相应地，抑制了由电容器层20与配线层30引起的氢H的扩散效率的降低，且氢H被有效地提供给半导体衬底11的界面中的缺陷110。这使得对缺陷110进行有效的氢封端和改善保持特性成为可能。而且，有效地提供了氢，这使得减少制造时间以及提高生产率成为可能。进一步地，氢气是不必要的，这使得降低成本成为可能。

如上所述，在本实施方式中，氢供应膜51设置在半导体衬底11的表面S2上，这使得抑制由第一绝缘膜21以及设置在半导体衬底11的表面S1上的其他部件引起的氢H扩散效率的降低成为可能。这使得提高氢H向半导体衬底11的内部以及半导体衬底11的界面扩散的效率成为可能。

具体地，在作为DRAM的半导体装置1中，改善了保持特性，这使得降低功耗成为可能。而且，可以减少电容器22的容量，这使得减小单元10的面积、由此降低成本成为可能。进一步地，增加了电容器22设计的灵活性，这使得提高生产率成为可能。

而且，扩散防止膜52堆叠在氢供应膜51上，这使得防止氢H从氢供应膜51向外扩散成为可能。从而，更有效地将氢H从氢供应膜51提供给半导体衬底11。

进一步地，提供了支撑衬底41，这使得即使使用具有更薄厚度的半导体衬底11也能维持半导体装置1的强度。

接下来，对前述实施方式的修改示例进行描述。下面，与之前实施方式的部件基本相同的部件以相同附图标记进行标识，且省略任何多余描述。

<修改示例>

图9示出根据之前实施方式的修改示例的半导体装置(半导体装置1A)的截面构造。在半导体装置1A的支撑衬底(支撑衬底71)中设置逻辑电路。换言之，半导体装置1A为eDRAM(嵌入式DRAM)。与这一点不同的是，半导体装置1A具有与半导体装置1的构造类似的构造，且半导体装置1A的工作方式与效果类似于半导体装置1的工作方式与效果。

如前述实施方式中所述的支撑衬底41(图1)一样，支撑衬底71支撑半导体装置1A，且面对半导体衬底11的表面S2，电容器层20与配线层30处于两者之间。支撑衬底71可以包括例如半导体衬底71A与配线层71B，且配线层71B设置在更靠近配线层30的位置上。半导体衬底71A可以是例如硅(Si)基底。晶体管设置在半导体衬底71A中，且栅电极74设置在半导体衬底71A的表面(靠近配线层71B的表面)附近。配线层71B包括第三绝缘膜72以及多条配线73。支撑衬底71的逻辑电路由晶体管与多条配线73配置而成。支撑衬底71的逻辑电路可以例如通过配线75电耦合至配线层30的配线32。

尽管已经通过给出上述实施方式和修改示例进行了描述，但是本技术不限于此，且可以以若干方式进行修改。例如，每层的材料和厚度，形成每个层的方法与条件不限于之前实施方式与示例中描述的，且可以在任何其他条件下，通过任何其他方法，由具有任何其他厚度的任何其他材料制成每个层。

而且，在之前实施方式和示例中，给出了关于半导体装置包括堆叠式电容器的情形的描述；然而，该电容器可以为沟槽式电容器。

进一步地，在之前实施方式与示例中，给出了关于半导体装置为DRAM的情形的描述；然而，本技术的半导体装置可以应用于例如成像装置、逻辑电路、以及其他装置。

注意，本说明书中描述的效果是说明性的和非限制性的。本技术可以具有不同于本说明书中所述效果的效果。

注意，本技术可以具有以下配置。

(1)一种制造半导体装置的方法，其包括：

在半导体衬底的第一表面上形成绝缘膜；以及

在所述半导体衬底的面对所述第一表面的第二表面上形成氢供应膜，所述氢供应膜含有氧化硅、TEOS、BPSG、BSG、PSG、FSG、含碳氧化硅、氮化硅、含碳氮化硅、以及含氧碳化硅中的一种或多种。

(2)如(1)所述的制造半导体装置的方法，还包括在形成所述氢供应膜后进行热处理。

(3)如(1)或(2)所述的制造半导体装置的方法，其中，所述氢供应膜被形成为与所述半导体衬底的所述第二表面接触。

(4)如(1)至(3)中任一项所述的制造半导体装置的方法，还包括将支撑衬底接合至所述半导体衬底上，所述绝缘膜处于两者之间。

(5)如(4)所述的制造半导体装置的方法，其中，在所述支撑衬底中设置逻辑电路。

(6)如(4)或(5)所述的制造半导体装置的方法，其中，在接合所述支撑衬底后，减小所述半导体衬底的厚度，以形成所述第二表面。

(7)如(1)至(6)中任一项所述的制造半导体装置的方法，还包括：在形成所述氢供应膜后，形成堆叠在所述氢供应膜上的扩散防止膜，所述扩散防止膜含有氮化硅、氮氧化硅、低介电常数的含碳氧化硅、以及碳化硅中的一种或多种。

(8)如(1)至(7)中任一项所述的制造半导体装置的方法，其中，形成具有所述半导体衬底中的源区与漏区的晶体管，以及形成包括所述绝缘膜和电容器的电容器层，且所述晶体管的所述漏区电耦合至所述电容器。

(9)如(8)所述的制造半导体装置的方法，还包括形成堆叠在所述电容器层上的配线层。

(10)如(9)所述的制造半导体装置的方法，其中，形成连接孔，所述连接孔穿过所述氢供应膜、所述半导体衬底、以及所述绝缘膜，以达到所述配线层。

(11)一种半导体装置，其包括：

半导体衬底，其具有第一表面与第二表面，所述第一表面与所述第二表面彼此相对；

绝缘膜，其设置在所述半导体衬底的所述第一表面上；以及

氢供应膜，其设置在所述半导体衬底的所述第二表面上，且含有氧化硅、TEOS、BPSG、BSG、PSG、FSG、含碳氧化硅、氮化硅、含碳氮化硅、以及含氧碳化硅中的一种或多种。

本申请要求基于2014年6月11日向日本特许厅提交的日本专利申请2014-120852的优先权，通过引用将其全部内容纳入本申请中。

本领域技术人员应当理解，基于设计要求和其他因素，可以在所附权利要求或其等同物的范围内做出各种修改、组合、子组合、以及变更。