具有鳍间浮栅的半易失性嵌入式存储器装置和方法与流程

本公开的实施例一般涉及集成电路领域，以及更具体来说涉及用于浮栅存储器装置的技术和配置。

背景技术：

包括例如逻辑和/或存储器装置的集成电路(ic)装置持续缩放到更小尺寸，并且多个逻辑组件可集成到芯片上系统(soc)中。在一些情况下，可期望将存储器集成在与逻辑电路相同的芯片上。但是，将常规闪速存储器集成在与逻辑电路相同的芯片上可对逻辑晶体管具有有害影响，并且可要求许多附加处理步骤，从而引起显著增加的生产成本。

附图说明

通过以下结合附图的详细描述，将易于了解实施例。为了便于本描述，相似参考标号表示相似结构元件。通过附图、作为举例而不是限制来示出实施例。

图1示意示出按照一些实施例、采取晶片（die）形式和晶圆（wafer）形式的集成电路(ic)装置的顶视图。

图2示意示出按照一些实施例的ic装置的浮栅存储器单位位单元（bitcell）的布局的顶视图。

图3示意示出按照一些实施例的ic装置的浮栅存储器布局的顶视图。

图4示意示出按照一些实施例、包括字线、位线和源线金属位置的浮栅存储器布局的顶视图。

图5示意示出按照一些实施例、在示例写操作中的浮栅存储器布局的相邻位单元的顶视图。

图6示意示出按照一些实施例的浮栅存储器单位位单元的布局的顶视图。

图7示意示出按照一些实施例的单位位单元的两个晶体管。

图8示意示出按照一些实施例的ic装置的另一个浮栅存储器布局的顶视图。

图9示意示出按照一些实施例的浮栅存储器结构的形成的截面侧视图。

图10示意示出按照一些实施例、具有鳍间浮栅存储器结构和逻辑电路的装置。

图11是按照一些实施例、制作ic装置的鳍间浮栅存储器配置的方法的流程图。

图12示意示出按照一些实施例的计算装置。

具体实施方式

本公开的实施例提供用于具有集成电路(ic)装置的鳍间浮栅的半易失性嵌入式存储器的技术和配置。在以下描述中，可使用本领域的技术人员通常用于向本领域的其他技术人员传达其工作主旨的术语来描述说明性实施例的各个方面。然而，本领域的技术人员可清楚地知道，仅采用所述方面的一部分也可实施各个实施例。为了便于说明，可提出具体数量、材料和配置，以便提供对说明性实施例的了解。然而，本领域的技术人员可清楚地知道，即使没有这些具体细节也可实施各个实施例的部分或全部。在其他情况下，在本描述中可省略或简化众所周知的特征，以免影响对说明性实施例的理解。

在以下详细描述中，参照构成其部分的附图，其中相似的标号通篇表示相似的部分，并且其中通过说明来示出可实施本公开主题的实施例。要理解，可使用其他实施例，并且可进行结构或逻辑变更，而没有背离本公开的范围。因此，以下详细描述不是要理解为进行限制，而是实施例的范围由所附权利要求及其等效物来限定。

各种操作可按照最有助于理解要求保护主题的方式依次描述为多个分立动作或操作。但是，描述的顺序不应当被解释为暗示这些操作一定是顺序相关的。具体来说，这些操作可以不按照呈现的顺序来执行。所述的操作可按照与所述实施例不同的顺序来执行。可执行各种附加操作，和/或在附加实施例中可省略所述的操作。

为了便于本公开，词语“a和/或b”表示(a)、(b)或(a和b)。为了便于本公开，词语“a、b和/或c”表示(a)、(b)、(c)、(a和b)、(a和c)、(b和c)或者(a、b和c)。

本描述可使用基于透视的描述，例如顶部/底部、侧面、之上/之下等。这类描述只是用来帮助论述，而不是要将本文所述实施例的应用限制到任何特定取向。

本描述可使用词语“在一实施例中”或“在实施例中”，其各可表示相同或不同实施例的一个或多个。此外，如针对本公开的实施例所使用的术语“包含”、“包括”、“具有”等是同义的。

本文中可使用术语“与…耦合”连同其派生。“耦合”可表示下列一个或多个。“耦合”可表示两个或更多元件直接物理或者电接触。但是，“耦合”也可表示两个或更多元件相互间接接触，但是仍然相互协作或交互，并且可表示一个或多个其他元件耦合或连接在被说成是相互耦合的元件之间。

在各个实施例中，词语“第一层在第二层上形成、沉积或者设置”可表示第一层在第二层之上形成、沉积或设置，以及第一层的至少一部分可与第二层的至少一部分直接接触(例如直接物理和/或电接触)或间接接触(例如具有第一层与第二层之间的一个或多个其他层)。

如本文所使用的术语“电路”可表示包括运行一个或多个软件或固件程序的专用集成电路(asic)、电子电路、处理器(共享、专用或编组)和/或存储器(共享、专用或编组)、组合逻辑电路和/或提供所述功能性的其他适当组件或者作为其部分。

图1示意示出按照一些实施例、采取晶片形式和晶圆形式、可包括具有鳍间浮栅的半易失性嵌入式存储器的ic装置100的顶视图。在一些实施例中，ic装置100可以是在由半导体材料所组成的晶圆10上形成的多个ic装置其中之一。晶圆10可包括在晶圆10的表面所形成的一个或多个晶片(下文中称作“晶片101”)。晶片101的每个可以是包括ic装置100的半导体产品的重复单位。在一些实施例中，晶圆10可经过切分过程，其中晶片101的每个相互分离，以提供半导体产品的分立“芯片”。晶圆10可包括多种尺寸。在一些实施例中，晶圆10可具有范围从大约25.4mm至大约450mm的直径。在其他实施例中，晶圆10可包括其他尺寸和/或其他形状。

按照各个实施例，ic装置100可采取晶圆10形式(例如未切分)或者晶片形式(例如被切分)。在一些实施例中，ic装置100可与晶片101的晶片对应或者作为其部分。图1中，包括ic装置100的晶片101之一(在晶圆10中加阴影)在分解图中示出。ic装置100可包括如能够看到按照单位单元111的重复阵列所配置的一个或多个晶体管。单位单元111的晶体管可包括例如存储元件(例如单元)，其按照页、扇区、块、线或其他配置所排列。

单位单元111的一个或多个晶体管可存储ic装置100的信息或者促进对存储元件的访问、例如读取和/或写入信息。按照各个实施例，一个或多个晶体管可使用如本文所述的一个或多个鳍结构(下文中称作“鳍结构105”)来形成。在一些实施例中，鳍结构105可延伸于一行或一列单位单元111的多个单位单元，如所示。在一些实施例中，鳍结构105的两个鳍结构可以是按照行或列所排列的单位单元111共同的。在一些实施例中，鳍结构105可延伸于多个单位单元111，但是可在鳍结构延伸于单位单元的一部分时在鳍结构中具有中断，以创建分离鳍结构。

ic装置100可包括附加组件和/或元件。例如，ic装置100还可包括选择/解码模块175，以促进对ic装置100的存储元件所执行的访问事务(例如读/写操作)。在各个实施例中，选择/解码模块175可包括具有多个晶体管的电路。在一些实施例中，ic装置100能够包括单个晶片上结合的存储器和/或逻辑装置。例如，存储器装置可在与处理器(例如图12的处理器1204)或另一逻辑(其配置成将信息存储在存储器装置中或者运行存储器装置的指令)相同的晶片101上形成。例如，在一些实施例中，ic装置100可包括同一晶片上形成的处理器和高速缓存。在各个实施例中，ic装置100可以是芯片上系统(soc)，其具有逻辑电路以及带有鳍间浮栅的半易失性嵌入式存储器。

图1的ic装置100的特定配置是一个示例，并且在各个实施例中可使用其他配置。例如，选择/解码模块175可相对于鳍结构105按照多种其他适当配置来定位或者可以完全没有被包含，和/或鳍结构105在其他实施例中可沿其他方向延伸。

按照各个实施例，ic装置100可在半导体衬底、例如图9的衬底904上形成。在各个实施例中，晶圆10可包括半导体衬底。半导体衬底可包括n型或p型偏晶向（off-oriented）硅。半导体衬底可包括具有切余（off-cut）取向的材料以减少反相边界，或者在各个实施例中可以没有切余取向。在一些实施例中，半导体衬底可具有大约1ω-cm至大约50kω-cm的高电阻率。

在一些实施例中，半导体衬底可以是使用体硅或绝缘体上硅子结构所形成的结晶衬底。在各个实施例中，半导体衬底202可使用可以或者可以不与硅相结合的备选材料来形成，可包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。分类为iii-v族或iv族材料的其他材料也可用来形成衬底。虽然这里描述可形成衬底的材料的几个示例，但是在各个实施例中可使用可用作可构建半导体装置的基础的任何材料。在其他实施例中，半导体衬底可包括其他材料。在一些实施例中，半导体衬底可以是切分晶片(例如晶片101)或晶圆(例如晶圆10)的部分。

在一些实施例中，一个或多个缓冲层(未示出)可在半导体衬底上形成。缓冲层例如可采用双层半导体材料(包括例如一个或多个iii-v族半导体材料和/或一个或多个ii-vi族半导体材料或者其组合)来填充半导体衬底的平台（terrace）。在一些实施例中，缓冲层可提供虚拟极性半导体衬底。缓冲层还可用作针对位错穿透（dislocationthreading）的缓冲器和/或提供半导体衬底与其他层之间的晶格失配(例如应力松弛)的控制。缓冲层可包括n型或p型材料系统。在实施例中，缓冲层可包括砷化镓(gaas)。在实施例中，缓冲层可通过外延沉积过程来沉积。外延沉积过程可包括例如分子束外延(mbe)、原子层外延(ale)、外延生长、化学束外延(cbe)、金属有机化学气相沉积(mocvd)或者其组合。在其他实施例中可使用其他适当沉积方法。

图2示意示出按照一些实施例的ic装置的鳍间浮栅存储器单位位单元202的布局的顶视图。在各个实施例中，鳍间浮栅存储器单位位单元202可以是动态半易失性存储器的位单元。提供图例203，因此鳍、栅极、浮栅、扩散触点、位线(bl)的触点、字线(wl)的触点以及源极(s)的触点的相对位置能够在鳍间浮栅存储器单位位单元202中更易于区分。在一些实施例中，鳍间浮栅存储器单位位单元202可表示图1的单位单元111的单个单位单元的布局。鳍间浮栅存储器单位位单元202可在ic装置、例如ic装置100的设计中重复多次。按照各个实施例，鳍间浮栅存储器单位位单元202可包括第一鳍结构204、第二鳍结构206和第三鳍结构208，它们在半导体衬底(例如图9的半导体衬底904)上形成和/或从半导体衬底延伸。在一些实施例中，第一、第二和第三鳍结构204、206、208可相互平行延伸。氧化物层(例如图9的氧化物层906)可设置在第一、第二和第三鳍结构204、206、208之间。在各个实施例中，鳍间浮栅存储器单位位单元202可以是二晶体管位单元，如所示。在各个实施例中，鳍间浮栅存储器单位位单元202的传输晶体管可提供隔离，并且改进扰动免疫。在一些实施例中，可使用具有其他数量的晶体管的位单元，例如单晶体管位单元。

在一些实施例中，栅极210可与第一鳍结构204的顶部耦合并且在其之上延伸。在各个实施例中，栅极210可以是字线栅极。在各个实施例中，浮栅212可设置在第二鳍结构206与第三鳍结构208之间。在各个实施例中，浮栅212可以是浮栅，因为它可在第二鳍结构206与第三鳍结构208之间电隔离，并且可以能够保持电荷。在实施例中，光刻和蚀刻过程可用来创建第二鳍结构206与第三鳍结构208之间隔离的栅线，以便用作浮栅212。在各个实施例中，字线的触点214可与栅极210耦合，以及位线的触点216可与第一鳍结构204耦合。在一些实施例中，源极(例如地(gnd))的触点218可与第三鳍结构208耦合，以及扩散触点220可与第二鳍结构206、第三鳍结构208和触点218耦合。扩散触点222可在第一鳍结构204与第二鳍结构206之间延伸并且与其耦合。在实施例中，鳍间浮栅存储器单位位单元202可具有沿第一侧的2.5扩散间距的第一尺寸d1以及沿第二侧的1.5多晶硅间距的第二尺寸d2。在实施例中，内结点可位于扩散触点222。

在各个实施例中，鳍间浮栅存储器单位位单元202可具有从大于或等于大约1.5伏(v)至小于或等于大约2v的范围中的写电压。在一些实施例中，鳍间浮栅存储器单位位单元202可具有那个范围之外的写电压。在各个实施例中，鳍间浮栅存储器单位位单元202可具有从大于或等于大约10秒至小于或等于大约1小时的范围中的保留时间。在其他实施例中，鳍间浮栅存储器单位位单元202可具有那个范围之外的保留时间。在各个实施例中，鳍间浮栅存储器单位位单元202可具有从大于或等于大约0.1纳秒至小于或等于大约100纳秒的范围中的写速度。在其他实施例中，鳍间浮栅存储器单位位单元202可具有那个范围之外的写速度。

在一些实施例中，触点214、触点216或触点218的一个或多个可具有比鳍结构204、206和208的宽度w要大的宽度，如能够看到。在一些实施例中，触点216、218或栅极210可卷绕鳍结构204、206或208。在各个实施例中，触点216或218可用作源极端子(例如电子的供应方)或漏极端子(例如电子的接收方)。

按照各个实施例，鳍结构204、206、208可平行延伸于鳍间浮栅存储器单位位单元202，如能够看到。在一些实施例中，鳍结构204、206和208可延伸于多个单位单元(例如图1的单位单元111)。因此，多个单位单元的晶体管可在鳍结构204、206和208的相同鳍结构上形成。在其他实施例中，单位位单元布局202可包括比所示的更多或者更少的鳍结构。

在各个实施例中鳍结构204、206或208可用作源区与漏区之间的沟道，或者可包括多于一个沟道层。鳍结构204、206或208可包括多种适当材料，包括n型和/或p型材料系统。在一些实施例中，鳍结构204、206或208可包括半导体材料，例如iv族、iii-v族或ii-vi族半导体材料。鳍结构的材料可包括纳米线材料。在一些实施例中，鳍结构204、206或208的材料可包括材料系统，其中包括镓(ga)、砷(as)、铟(in)、锑(sb)、锗(ge)、硅(si)等或者其组合。例如，鳍结构204、206或208可包括锗(ge)、硅锗(sige)、锑化铟(insb)、锑化镓(gasb)、锑化铟镓(ingasb)、砷化镓(gaas)、砷化铟镓(ingaas)等或者其组合。在其他实施例中可使用其他适当沟道材料。

可沉积和/或以其他方式形成电绝缘材料、例如层间介电(ild)材料，以隔离可包括鳍间浮栅存储器单位位单元202的ic装置、例如ic装置100的组件。在图2的所示顶视图中，可覆盖鳍结构204、206或208的部分的ild材料未示出，以免影响对基本特征的理解。虽然未示出，但是鳍间浮栅存储器单位位单元202还可包括附加导电结构，以促进ic装置、例如ic装置100中的电流的路由。

可沉积电绝缘材料、例如ild材料，以便在可包括位单元布局202的ic装置、例如ic装置100中将导电结构相互电绝缘。在一些实施例中，可沉积多个ild层。ild层可使用对于集成电路结构中的适用性已知的介电材料、例如低k介电材料来形成。可使用的介电材料的示例包括但不限于氧化硅(sio2)、碳掺杂氧化物(cdo)、氮化硅、有机聚合物(例如过氟化环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(fsg)以及有机硅酸盐(例如硅倍半氧烷、硅氧烷或有机硅酸盐玻璃)。ild层可包括小孔或其他空隙，以便进一步降低其介电常数。在其他实施例中，ild材料可包括其他适当材料。

在一些实施例中，隔离层可为鳍结构提供电绝缘势垒。在各个实施例中，隔离可包括上述绝缘材料，或者可以是独立层。按照各个实施例，隔离层可包括相对于鳍结构204、206和208的材料的电绝缘材料。经沉积以形成隔离层的材料可包括例如iv族、iii-v族或ii-vi族半导体材料和/或其他电绝缘材料、例如氧化硅(sio2)等。例如，在一些实施例中，隔离层的材料可包括sio2、铝(al)、砷(as)、镓(ga)、锑(sb)、铟(in)和/或其组合。在其他实施例中，可使用其他或附加材料。

隔离层的材料可基于与相邻层的晶格匹配、电隔离性质和/或形成触点和/或栅极的蚀刻过程的蚀刻选择性来选择。例如，可选择允许隔离层而不是鳍结构的材料的蚀刻的材料。

触点216或218可与对应鳍结构204或208直接电接触(例如，没有触点的材料与沟道层之间的中间介电材料)。栅极210可与第一鳍结构204电容地耦合(例如，介电材料可设置在栅极的材料与鳍结构之间)。在一些实施例中，栅极210可配置成控制触点216与扩散触点222之间的第一鳍结构204中的电流。在各个实施例中，栅极210和/或浮栅212可由多晶硅（polysilicon）来形成。在一些实施例中，栅极210和/或浮栅212可由金属来形成或者包括金属。在各个实施例中，栅极210和/或浮栅212可由其他材料来形成。

触点214、触点216、触点218、栅极210、浮栅212和/或扩散触点222的材料可包括任何适当导电材料，包括例如金属。在一些实施例中，触点214、216、218、222和/或栅极210或浮栅212可包括铜(cu)、金(au)、钨(w)、钛(ti)、钽(ta)、铂(pt)、镍(ni)、钴(co)、铑(rh)、钌(ru)、钯(pd)、铪(hf)、锆(zr)或铝(al)或者其组合。在一些实施例中，触点214、216、218、222和/或栅极210或浮栅212可包括金属氮化物，例如氮化钛(tin)、氮化钨(wn)或氮化钽(tan)或者其组合。在一些实施例中，触点214、216、218、222和/或栅极210或浮栅212可包括金属硅化物，例如硅化钛(tisi)、硅化钨(wsi)、硅化钽(tasi)、硅化钴(cosi)、硅化钯(ptsi)、硅化镍(nisi)或者其组合。在一些实施例中，触点214、216、218、222和/或栅极210或浮栅212可包括金属氮化硅，例如氮化钛硅(tisin)、氮化钽硅(tasin)或者其组合。在一些实施例中，触点214、216、218、222和/或栅极210或浮栅212可包括金属碳化物，例如碳化钛(tic)、碳化锆(zrc)、碳化钽(tac)、碳化铪(hfc)或碳化铝(alc)或者其组合。在一些实施例中，触点214、216、218、222和/或栅极210或浮栅212可包括金属氮化碳，例如氮化钽碳(tacn)、氮化钛碳(ticn)或者其组合。在一些实施例中，触点214、216、218、22和/或栅极210或浮栅212可包括导电金属氧化物(例如氧化钌)。材料还可包括p型功函数或者n型功函数材料，这取决于晶体管是p型还是n型晶体管。在一些实施例中，不同材料的多个层可用来形成触点214、216、218、222和/或栅极210或浮栅212。在其他实施例中，触点214、216、218、222和/或栅极210或浮栅212可包括其他适当材料。

在一些实施例中，一对隔离件(未示出)可托起栅极210或浮栅212。隔离件可由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅或者氧氮化硅之类的材料来形成。用于形成隔离件的过程是本领域众所周知的，并且一般包括沉积和蚀刻过程步骤。

在一些实施例中，触点214、216、218和/或222可具有锥形轮廓形状，其中具有顶部的更宽尺寸和底部的更窄尺寸。在各个实施例中，触点214、216、218和/或222的顶部的更宽尺寸可降低ic装置100的外部寄生电阻(rext)，而底部的更窄尺寸可通过为晶体管提供更大空间来促进扩展到晶体管区域中的更小尺寸。触点214、216、218和/或222的轮廓可例如通过湿式/干式蚀刻图案化过程(其提供通过图案化过程所形成的触点沟槽中的倾斜侧壁)来取得。

在一些实施例中，栅极210和/或浮栅212可具有相对于触点214、216、218和222的更为矩形轮廓。也就是说，在一些实施例中，触点214、216、218、222可具有一种轮廓，其相对于栅极210和浮栅212的轮廓更加逐渐变细。栅极210和浮栅212的轮廓因图案化过程(其可用来形成栅极210和浮栅212)而可以是更为矩形的。例如，替代金属栅(rmg)过程可用来形成栅极210或浮栅212，使得伪栅首先使用牺牲材料(其随后被去除并且采用另一种栅材料来替代)来形成。

在一些实施例中，栅介电膜可在第一鳍结构204上形成，以提供第一鳍结构204与栅极210之间的电容耦合。栅介电膜可在第一鳍结构204的材料上共形地沉积。栅介电膜可包括多种适当介电材料，包括高k材料。在一些实施例中，栅介电膜可包括例如氧化硅(sio2)、氧氮化硅(sioxny)、氮化硅(sixny)、氧化铝(al2o3)、氧化铪(hfo2)、氧化铪铝(hfalxoy)、氧化铪硅(hfsixoy)、氧化锆(zro2)、氧化锆硅(zrsixoy)、氧化镧(la2o3)、氧化钇(y2o3)、氧化镧铝(laalxoy)、氧化钽(ta2o5)、氧化钛(tio2)、氧化钡锶钛(basrtixoy)、氧化钡钛(batixoy)、氧化锶钛(srtixoy)、氧化铅钪钽(pbscxtayoz)或铌锌酸铅(pbznxnbyoz)或者其组合，其中x、y和z表示相应元素的适当量。在一些实施例中，退火过程可对栅介电膜执行，以改进它在使用高k材料时的质量。其他材料在其他实施例中可用于栅介电膜。在一些实施例中，栅介电膜可以不存在。

按照各个实施例，栅极210可围绕第一鳍结构204按照三栅配置来排列。三栅配置可包括耦合到第一鳍结构204的三个表面(其各相对于三个表面的相邻表面大约90度来配置，表面的两个基本上平行)的栅极210的材料。由于蚀刻或其他制造过程，三栅配置的三个表面可具有圆形边缘，其中它们重合。在其他实施例中，栅极210按照不同配置排列。

触点214、216、218和/或222可包括基于结合栅极210所述原理的类似三触点配置。三触点配置可提供与相应三栅相似的配置，但是对于触点而不是栅极。例如，在一些实施例中，触点214可形成与栅极210的三触点配置。触点216可形成与第一鳍结构204的三触点配置或者与第一鳍结构204所耦合的扩散触点。触点218可形成与第三鳍结构208的三触点配置或者与第三鳍结构208所耦合的扩散触点。在各个实施例中可使用其他栅或触点配置。

在一些实施例中，鳍结构可包括导电沟道层，其通过电绝缘隔离层相互隔离。例如，鳍结构各可包括第一沟道层以及在第一沟道层上形成的第二沟道层。晶体管可使用第一沟道层和第二沟道层按照堆叠三维(3d)配置来形成。沟道层触点可耦合到第一沟道层和/或第二沟道层，以路由ic装置中的电流。

图3示意示出按照一些实施例的ic装置的鳍间浮栅存储器布局300的顶视图。在各个实施例中，鳍间浮栅存储器布局300可包括单位位单元302，其如针对鳍间浮栅存储器单位位单元202所述来配置。在一些实施例中，附加单位位单元可如鳍间浮栅存储器布局300所示来配置。图2的图例203也可用来更易于区分鳍间浮栅存储器布局300中的鳍、栅极、浮栅、扩散触点、位线(bl)的触点、字线(wl)的触点以及源极(s)的触点的相对位置。

图4示意示出按照一些实施例、包括字线、位线和源线金属位置的鳍间浮栅存储器布局400的顶视图。在一些实施例中，鳍间浮栅存储器布局400可如针对图3的浮栅存储器布局300所示和所述来配置。在一些实施例中，也可针对鳍间浮栅存储器布局400来使用图例203。在各个实施例中，鳍间浮栅存储器布局400可包括用于第一字线wl_1、第二字线wl_2、第三字线wl_3和第四字线wl_4的每个的字线金属线402。浮栅存储器布局400可包括用于第一位线bl_1和第二位线bl_2的每个的位线金属线404。鳍间浮栅存储器布局400可包括用于源线的金属源线406。在各个实施例中，金属源线可与0v的地电压耦合。在一些实施例中，金属源线404可与不同电压耦合。

图5示意示出按照一些实施例、在示例写操作中的鳍间浮栅存储器布局500的相邻位单元的顶视图。在一些实施例中，擦除操作(“0”位)可在写操作之前执行。闪速类型擦除可通过将源线(写鳍)或者全部位线偏置到负偏压(例如-1.5v至-2v)来执行。在一些实施例中，鳍间浮栅存储器布局500可包括单位位单元502，其可按照与针对图2的鳍间浮栅存储器单位位单元202所述相似的方式来配置。在各个实施例中可应用的写操作中，字线wl_1可在字线触点504接通。可为大约1.5v的电压可在位线触点506施加到位线bl_2。bl_2上的1.5v可经过单位位单元502的传输晶体管来传导到内结点508，其可造成可处于0v的写鳍510与处于1.5v的内结点508之间的电压差。在一些实施例中，电压可经过氧化物层泄漏，并且增加单位位单元502中的浮栅512的电位，使得浮栅512处于‘1’状态。在写操作期间，另一个位线bl_1可在位线触点514保持在0v。在实施例中，这可使相邻位单元的浮栅516没有被充电，因而保留在‘0’状态。类似地，另一个字线wl_2可在写操作期间随字线触点518处的0v的电压保持为未选择，这可使与字线wl_2所耦合的单位位单元的浮栅520和浮栅522的状态保持不变，因为位线bl_2电压经过传输晶体管的未选择栅电压来阻塞。

在一些实施例中，可通过选择字线、例如wl_1或wl_2，并且将与待读取单位位单元对应的位线设置为大约0.1v以防止读扰动，来执行读操作。在各个实施例中，单位位单元的写时间和保留时间可使用栅氧化物泄漏估计来估计。在一些实施例中，通过1.5纳米(nm)等效氧化物厚度(eot)，以及使用2v写电压并且将紧接浮栅的扰动电位保持在大约0.1v，写时间可以为大约23纳秒(ns)，并且保留时间可以为大约1.1小时。一般来说，eot可以是距离，其指示氧化硅膜产生与所使用氧化物材料相同的效果所需的厚度。在各个实施例中，保留时间可通过增加氧化物厚度来增加，但是增加的写电压可用来保持较短写时间。在各个实施例中，可使用具有小于或等于3纳米的eot的氧化物层。在一些实施例中，具有大约1纳米的eot的氧化物层可与大约2v写电压结合使用，同时保持紧接浮栅的大约0.1v的扰动电位，其中具有大约76微微秒的对应写时间和大约13秒的对应保留时间。在其他实施例中，可使用具有大于3纳米的eot的氧化物层。

图6示意示出按照一些实施例的鳍间浮栅存储器单位位单元600的布局的顶视图。在一些实施例中，鳍间浮栅存储器单位位单元600可表示图1的单位单元111的单个单位单元的布局。鳍间浮栅存储器单位位单元600可在ic装置、例如ic装置100的设计中重复多次。在各个实施例中，鳍间浮栅存储器单位位单元600可以是动态半易失性存储器的位单元。按照各个实施例，鳍间浮栅存储器单位位单元600可包括第一鳍结构602、第二鳍结构604和第三鳍结构606，其在半导体衬底(例如图9的半导体衬底904)上形成和/或从半导体衬底延伸。在一些实施例中，第一、第二和第三鳍结构602、604、606可相互平行延伸。氧化物层(例如图9的氧化物层906)可设置在第一、第二和第三鳍结构602、604、606之间。

在各个实施例中，栅极608可与第一鳍结构602的顶部、第二鳍结构604的顶部和第三鳍结构606的顶部耦合并且在其之上延伸。源线610可在鳍间浮栅存储器单位位单元600的第一侧延伸于第一、第二和第三鳍结构602、604、606并且与其耦合。在一些实施例中，源线610可与第二鳍结构604耦合并且延伸于第二鳍结构604，但是可以没有与第一鳍结构602和/或第三鳍结构606耦合和/或可以没有延伸于第一鳍结构602和/或第三鳍结构606。第一浮栅612可在栅极608与源线610之间的位置来设置在第一鳍结构602与第二鳍结构604之间。在各个实施例中，第二浮栅614可在栅极608与源线610之间的位置来设置在第二鳍结构604与第三鳍结构606之间。

在一些实施例中，第一浮栅612和/或第二浮栅614可在第一鳍结构602、第二鳍结构604或第三鳍结构606的一个或多个之上延伸，但是没有延伸到相邻位单元中，使得它保持为浮动。在实施例中，第一浮栅612和第二浮栅614均可在第二鳍结构604的顶部之上延伸，使得它们形成单个浮栅，其在一些实施例中也可在第一鳍结构602和第三鳍结构606之上延伸，但是没有延伸到相邻位单元中，使得它保持为浮栅。

位线的触点616可在鳍间浮栅存储器单位位单元600的第二侧与第二鳍结构604耦合。在一些实施例中，栅极608可在位线的触点616和源线610之间的位置在第一、第二和第三鳍结构602、604、606之上延伸。在各个实施例中，鳍间浮栅存储器单位位单元600可具有沿单位位单元的第一侧的2多晶硅间距的第一尺寸以及沿单位位单元的第二侧的2扩散间距的第二尺寸。在各个实施例中，针对图6所示或所述的鳍结构、栅极、触点、氧化物层、ild和/或其他方面可由针对图2所述的单位位单元202的鳍结构、栅极、触点、氧化物层、ild和/或其他方面所述的材料和/或按照其所述的方式来形成。

在各个实施例中，鳍间浮栅存储器单位位单元600可具有从大于或等于大约1.5v至小于或等于大约2v的范围中的写电压。在一些实施例中，鳍间浮栅存储器单位位单元600可具有那个范围之外的写电压。在各个实施例中，鳍间浮栅存储器单位位单元600可具有从大于或等于大约10秒至小于或等于大约1小时的范围中的保留时间。在其他实施例中，鳍间浮栅存储器单位位单元600可具有那个范围之外的保留时间。在各个实施例中，鳍间浮栅存储器单位位单元600可具有从大于或等于大约0.1纳秒至小于或等于大约100纳秒的范围中的写速度。在其他实施例中，鳍间浮栅存储器单位位单元600可具有那个范围之外的写速度。

图7示意示出按照一些实施例的单位位单元700的两个晶体管。在一些实施例中，单位位单元700可对应于图6的鳍间浮栅存储器单位位单元600。在一些实施例中，单位位单元700可包括具有与栅极608对应的栅极的第一晶体管702、与位线的触点(例如触点616)所耦合的第一端子以及与具有与第一浮栅612和第二浮栅614对应的浮栅的第二晶体管704的第一端子所耦合的第二端子。在实施例中，第二晶体管704可具有与源线、例如源线610所耦合的第二端子。在一些实施例中，第一晶体管702可以是存取晶体管，以及第二晶体管704可以是多栅场效应晶体管(fet)、例如浮栅finfet。按照各个实施例，晶体管702和704可包括非平面晶体管，例如双栅晶体管、三栅晶体管和环绕栅(aag)或卷绕栅晶体管，其一部分常常称作finfet晶体管。

图8示意示出按照一些实施例的ic装置的另一个鳍间浮栅存储器布局800的顶视图。在各个实施例中，鳍间浮栅存储器布局800可包括单位位单元的4×3阵列，其中单位位单元802对应于图6的鳍间浮栅存储器单位位单元600和/或针对图7所述的单位位单元700。在各个实施例中，鳍间浮栅存储器布局800每单元可包括两个浮栅，这可增加变化容差，并且改进浮栅电压对读信号的影响。在各个实施例中，通过不将共享源线连接到地(gnd)鳍触点，擦除操作(写“0”)可有选择地对各字线而不是对整个子阵列来执行。

图9示意示出按照一些实施例、可包含在ic装置、例如图1的ic装置100中的鳍间浮栅存储器结构的一部分的形成的截面侧视图。在各个实施例中，浮栅存储器结构可使用互补金属氧化物半导体(cmos)处理技术来形成。为了清楚起见，仅示出浮栅存储器结构的形成中的两个阶段。在一些实施例中，第一结构900可在形成浮栅存储器结构902的处理之前形成。第一结构可包括半导体衬底904。在各个实施例中，半导体衬底904可由如针对图1所述的衬底材料来形成。多个鳍可在半导体衬底904上形成和/或从其中延伸。在各个实施例中可以是浅沟槽隔离(sti)层的氧化物层906可在半导体衬底904上形成，并且设置在多个鳍之间。多晶硅层908可在氧化物层906上形成，并且在多个鳍的顶部之上延伸。在一些实施例中，多晶硅层908可以是栅极。在一些实施例中，触点910可与多晶硅层908耦合，并且可以是栅触点。在一些实施例中，第一结构900可包括一个或多个多栅装置、例如可以是三栅装置的finfet。在一些实施例中，栅极和/或浮栅可由附加材料或者除了多晶硅之外的材料来形成。

在各个实施例中，浮栅可从结构、例如第一结构900来形成，以产生浮栅存储器结构902。光刻和蚀刻过程可用来去除浮栅区域912中的多晶硅层908的一部分。在一些实施例中，可去除不同类型的栅材料。浮栅区域912中的多晶硅层908的一部分的去除可暴露第一鳍结构914、第二鳍结构916和第三鳍结构918。浮栅区域912中的多晶硅层908的部分的去除还可创建第一浮栅920和第二浮栅922。在各个实施例中，第一浮栅920可在第一鳍结构914与第二鳍结构916之间隔离，以及第二浮栅922可在第二鳍结构916与第三鳍结构918之间隔离。在一些实施例中，氮化物保护层可存在于第一鳍结构914、第二鳍结构916和第三鳍结构918上，使得蚀刻过程去除氮化物保护层上面的材料，但是没有去除氮化物保护层下面的鳍结构。

在一些实施例中，浮栅存储器结构902的方面可与图2的鳍间浮栅存储器单位位单元202的部分或者图6的浮栅存储器单位位单元布局600对应。在各个实施例中，第一鳍结构914可对应于第二鳍结构206，以及第二鳍结构916可对应于图2所示的第三鳍结构208，其中触点910对应于字线的触点214。在一些实施例中，第一、第二和第三鳍结构914、916和918可分别对应于图6所示的第一、第二和第三鳍结构602、604、606，但是触点910以及其他鳍上面的多晶硅层908的剩余部分可以不直接对应于图6的方面，因为栅极以及与栅极所耦合的字线的触点可位于鳍间浮栅存储器单位位单元600中，使得它们在不同截面图中看到。

图10示意示出按照一些实施例、具有与逻辑电路1004所耦合的鳍间浮栅存储器结构1002的装置1000。装置1000在一些实施例中可以是芯片上系统(soc)，其中鳍间浮栅存储器结构1002和逻辑电路1004在各个实施例中在同一半导体衬底上形成。在各个实施例中，鳍间浮栅存储器结构1002可包括如针对图2的鳍间浮栅存储器单位位单元202、图3的单位位单元302、图6的鳍间浮栅存储器单位位单元600和/或图7的单位位单元700所述所配置的单位位单元。在一些实施例中，逻辑电路1004可包括处理器，其可包括多个金属氧化物半导体晶体管。在各个实施例中，通过将浮栅存储器结构1002与逻辑电路1004相集成，装置100的方面可允许装置1000具有较低备用功率，并且可具有比实现作为分立组件的存储器和逻辑要低的生产成本。在一些实施例中，逻辑电路1004可以是逻辑结构或模块，例如包括多个晶体管(其可以是金属氧化物半导体晶体管)的逻辑电路。

图11是按照一些实施例、制作ic装置(例如图1的ic装置100，包括图2的鳍间浮栅存储器单位位单元202和/或图6的鳍间浮栅存储器单位位单元600)的浮栅存储器配置的方法1100的流程图。方法1100可与结合图1-10所述的技术、材料和/或配置一致。在框1102，可提供一种半导体衬底。在各个实施例中，该半导体衬底可以是针对图9所述的图1的ic100的半导体衬底904。在一些实施例中，可提供晶圆以供制作ic装置。

在框1104，鳍结构可在半导体衬底上形成。在各个实施例中，鳍结构可以是例如图2的鳍结构204、206和208或者图6的鳍结构602、604和606。在各个实施例中，鳍结构可使用例如光刻和/或蚀刻过程来图案化。在一些实施例中，硬掩模(例如氮化硅)可采用鳍结构的设计来沉积和图案化。蚀刻过程可去除硬掩模图案下面的材料，使得形成鳍结构。在一些实施例中，层的叠层可在材料的去除之前使用光刻和/或蚀刻过程来形成。在各个实施例中，层的叠层可采用外延沉积过程来形成，其中每层外延地耦合在一起。在实施例中，层的叠层可包括一个或多个缓冲层、隔离层、沟道层或其他层。在一些实施例中，蚀刻过程可去除除了鳍结构的层的叠层的材料之外的层的叠层的所有材料。蚀刻过程还可去除半导体衬底的一部分。例如，在一些实施例中，形成鳍结构的蚀刻过程可将半导体衬底的材料去除到进入半导体衬底的1至10000埃的深度。

在框1106，可以是氧化物层的浅沟槽隔离(sti)层可在半导体衬底上形成。在一些实施例中，sti层可对应于图9的氧化物层906。

在框1108，可沉积或形成栅材料。在各个实施例中，栅材料可以是多晶硅。在一些实施例中，栅材料可以是或者包括金属或另一种材料。在各个实施例中，可形成栅极，例如图2的栅极210或图6的栅极608。

(一个或多个)栅极可使用图案化过程、例如替代金属栅(rmg)过程来形成。例如，可共形地沉积伪栅材料(例如牺牲材料)、例如多晶硅，以覆盖鳍结构以及鳍结构之间的区域。可对伪栅材料图案化，以形成一个或多个伪栅。可沉积电绝缘材料、例如ild材料，以填充鳍结构的单独鳍结构。ild材料可抛光成与(一个或多个)伪栅的顶部齐平。在这方面，栅极可设置在沉积ild材料114中。蚀刻过程可用来有选择地去除(一个或多个)伪栅的材料，以暴露其中要形成(一个或多个)栅极的鳍结构的部分。

在一些实施例中，栅介电膜可在鳍结构的外露部分上沉积，以及栅材料可在栅介电膜上沉积，以形成具有三栅和/或双栅配置的栅极。在其他实施例中，鳍结构的外露部分可经过选择性蚀刻过程，其基本上去除一个或多个隔离层的材料，而没有显著去除一个或多个沟道层的材料。栅材料可通过原子层沉积(ald)或者任何其他适当沉积过程来沉积。在沉积栅材料以形成(一个或多个)栅极之后，可抛光ic装置，以便在具有ild材料的(一个或多个)栅极的顶部提供平坦表面。在其他实施例中，其他适当技术可用来形成(一个或多个)栅极。

在框1110，可形成鳍间浮栅。在各个实施例中，鳍间浮栅可使用光刻和/或蚀刻过程来形成，以去除栅材料、例如多晶硅的至少一部分。在一些实施例中，被去除的栅材料可包括或者是金属或另一材料。在各个实施例中，鳍间浮栅可以是例如图2的浮栅212、图6的浮栅612和614或者图9的浮栅920和922。

在框1112，可形成触点。在实施例中，触点可包括扩散触点、位线触点、字线触点和源触点。在各个实施例中，触点可包括例如图2的触点214、216、218、220和222、图6的触点616、图9的触点910和/或针对图1-10所述浮栅存储器结构的一个或多个其他触点。

在一些实施例中，一个或多个触点可在电绝缘层(其在栅极之上形成)中形成。例如，可沉积ild材料，以便在栅极和先前沉积的ild材料(例如第一ild层)之上形成层(例如第二ild层)。栅极上沉积的ild材料可抛光成具有平坦表面，并且然后图案化以允许要形成触点的区域中的材料的去除(例如通过蚀刻)。在这方面，触点可在第二ild层中形成。ild材料和/或一个或多个隔离层的材料可通过蚀刻过程(其可形成触点沟槽)被去除。在隔离层的材料和ild材料是相同的实施例中，可使用单个蚀刻过程。在一些实施例中，触点沟槽可使用图案化过程(其没有利用牺牲材料)来形成。因此，在一些实施例中，触点可具有相对于栅极的轮廓的更加逐渐变细的轮廓。

在一些实施例中，可掺杂一个或多个沟道区，其中要形成一个或多个触点。例如，n型装置的沟道区可掺杂有n型掺杂剂，以及p型装置的沟道区可掺杂有p型掺杂剂。在一些实施例中，对于n型沟道区，沟道区可掺杂有硅(si)、硫(s)、碲(te)或者其组合。对于p型沟道区，沟道区可掺杂有铍(be)、碳(c)或者其组合。在各个实施例中，其他杂质或技术可用来掺杂沟道区。

可沉积导电材料，以充分填充触点沟槽。在一些实施例中，导电材料可通过原子层沉积(ald)来沉积。在其他实施例中，导电材料可使用其他沉积技术来沉积，以形成触点。

在一些实施例中，触点的每个因要蚀刻的潜在不同材料和/或深度并且因而因潜在不同蚀刻化学和/或蚀刻时间而可使用独立图案化过程单独形成。在一些实施例中，部分或全部触点可因触点沟槽的潜在相似深度和/或材料而可同时形成。

本公开的实施例可使用按需要配置的任何适当硬件和/或软件来实现到系统中。图12示意示出按照一些实施例的示例计算装置1200，其包括如本文所述的浮栅存储器结构(例如图2的鳍间浮栅存储器单位位单元202或者图6的鳍间浮栅存储器单位位单元600)。在一些实施例中，计算装置1200可包括板、例如印刷电路板(pcb)1242，其可处于壳体1208中。在一些实施例中，板可以是主板。pcb1242可包括多个组件，其包括但不限于处理器1204和至少一个通信芯片1206。处理器1204可与pcb1242物理和电耦合。在一些实施例中，至少一个通信芯片1206也可与pcb1242物理和电耦合。在各个实施例中，通信芯片1206可以是处理器1204的部分。在一些实施例中，计算装置1200的各种组件可相互耦合，而无需采用pcb1242。

取决于其应用，计算装置1200可包括其他组件，其可以或者可以没有与pcb1242物理或电耦合。这些其他组件可包括但不限于易失性存储器(例如动态随机存取存储器1209，又称作“dram”)、非易失性存储器(例如只读存储器1210，又称作“rom”)、闪速存储器1212、输入/输出控制器1214、数字信号处理器(未示出)、密码处理器(未示出)、图形处理器1216、一个或多个天线1218、显示器(未示出)、触摸屏显示器1220、触摸屏控制器1222、电池1224、音频编解码器(未示出)、视频编解码器(未示出)、芯片组(未示出)、功率放大器(未示出)、全球定位系统(“gps”)装置1228、罗盘1240、加速计(未示出)、陀螺仪(未示出)、扬声器1232、照相装置1234或者大容量存储装置(例如硬盘驱动器、固态驱动器、致密光盘(cd)、数字多功能光盘(dvd)等)(未示出)。在一些实施例中，各种组件可与其他组件相集成，以形成芯片上系统(“soc”)。在一些实施例中，一些组件、例如dram1209可嵌入其他组件、例如处理器1204。

通信芯片1206可实现用于向/从计算装置1200传递数据的无线通信。术语“无线”及其派生可用来描述可通过经由非固态介质使用调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不是暗示关联装置没有包含任何导线，但在一些实施例中它们可能没有包含导线。通信芯片1206可实现多种无线标准、协议、方法或拓扑的任一种，包括但不限于电气和电子工程师协会(ieee)标准，其中包括wigig、wi-fi(ieee802.11系列)、wimax(ieee802.16系列)、ieee802.20、ieee802.15.4、无线网格网络、无线个人区域网络/局域网/城域网技术、ieee802.22、lora™、sigfox、长期演进(lte)项目连同任何修正版、更新和/或修订版(例如高级lte项目、超级移动宽带(umb)项目(又称作“3gpp2”)等)。ieee802.16兼容的宽带无线接入(bwa)网络一般称作wimax网络，即表示全球微波接入互通的首字母缩写词，它是通过ieee802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1206可按照全球移动通信系统(gsm)、通用分组无线业务(gprs)、通用移动电信系统(umts)、高速分组接入(hspa)、演进hspa(e-hspa)或lte网络进行操作。通信芯片1206可按照gsm增强gsm数据传输率(edge)、即gsmedge无线接入网(geran)、通用陆地无线接入网(utran)或者演进utran(e-utran)进行操作。通信芯片1206可按照码分多址(cdma)、时分多址(tdma)、数字增强无绳电信(dect)演进数据优化(ev-do)、其派生以及表示为3g、4g、5g或以上的任何其他无线协议进行操作。在其他实施例中，通信芯片1206可按照其他无线协议进行操作。

通信装置1200可包括多个通信芯片1206。例如，第一通信芯片1206可专用于短程无线通信、例如wigig、wi-fi和蓝牙，以及第二通信芯片1206可专用于长程无线通信、例如gps、edge、gprs、cdma、wimax、lte、ev-do等。

计算装置1200的处理器1204可包括封装在处理器1204中的集成电路晶片。在一些实施例中，处理器1204的集成电路晶片(例如图1的晶片101)可包括一个或多个装置(例如图1的ic装置100)，其中包括如本文所述的半易失性鳍间浮栅存储器(例如图2的鳍间浮栅存储器单位位单元202或者图6的单位位单元600)。术语“处理器”可表示处理来自寄存器和/或存储器的电子数据以将那个电子数据变换为可存储在寄存器和/或存储器中的其他电子数据的任何装置或者装置的一部分。

通信芯片1206还可包括封装在通信芯片1206中的集成电路晶片。按照另一个实施例，通信芯片的集成电路晶片可包括一个或多个装置(例如图1的ic装置100)，其中包括如本文所述的半易失性鳍间浮栅存储器(例如图2的鳍间浮栅存储器单位位单元202或者图6的鳍间浮栅存储器单位位单元600)。

在其他实施例中，计算装置1200中包含的另一个组件(例如存储器装置或者另一集成电路装置)可包括集成电路晶片，其包括一个或多个装置(例如图1的ic装置100)，其中包括如本文所述的半易失性鳍间浮栅存储器(例如图2的鳍间浮栅存储器单位位单元202或者图6的鳍间浮栅存储器单位位单元600)。

在各个实施例中，计算装置1200可以是膝上型、上网本、笔记本、超级本、智能电话、平板、个人数字助理(pda)、超移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携音乐播放器、可佩戴电子装置或者数字录像机。在一些实施例中，计算装置1200可以是或者包含于物联网(iot)装置(例如iot设备、灯泡、恒温器或另一装置)。在其他实施例中，计算装置1200可以是处理数据的任何其他电子装置。

示例

示例1可包括一种设备，其包括：半导体衬底；以及在半导体衬底上形成的浮栅存储器结构，其中浮栅存储器结构包含位单元，所述位单元具有：从衬底延伸的第一鳍结构；从衬底延伸的第二鳍结构；从衬底延伸的第三鳍结构；氧化物层，设置在第一与第二鳍结构之间和第二与第三鳍结构之间；第一晶体管的栅极，该栅极设置在氧化物层上，与第一鳍结构的顶部耦合并且在其之上延伸；以及第二晶体管的浮栅，该浮栅设置在第二与第三鳍结构之间的氧化物层上。

示例2可包括示例1的主题，还包括在半导体衬底上形成并且与浮栅存储器结构所耦合的逻辑结构，其中逻辑结构包括多个金属氧化物半导体晶体管。

示例3可包括示例2的主题，其中逻辑结构是处理器的部分。

示例4可包括示例1-3中的任一项的主题，其中位单元的尺寸为2.5扩散间距×1.5多晶硅间距。

示例5可包括示例1-3中的任一项的主题，其中位单元的尺寸为2扩散间距×2多晶硅间距。

示例6可包括示例1-5中的任一项的主题，其中第一晶体管是p型金属氧化物半导体晶体管。

示例7可包括示例1-5中的任一项的主题，其中第一晶体管是n型金属氧化物半导体晶体管。

示例8可包括示例1-7中的任一项的主题，还包括与栅极所耦合的栅触点，其中栅触点包括铜(cu)、金(au)、钨(w)、钛(ti)、钽(ta)、铂(pt)、镍(ni)、钴(co)、铑(rh)、钌(ru)、钯(pd)、铪(hf)、锆(zr)或铝(al)中的至少一个。

示例9可包括示例1-8中的任一项的主题，其中浮栅下面的氧化物层小于或等于3纳米等效氧化物厚度。

示例10可包括示例1-9中的任一项的主题，还包括：扩散触点，与第一鳍结构和第二鳍结构耦合；位线的触点，与第一鳍结构耦合；以及源极的触点，与第三鳍结构耦合。

示例11可包括示例1-10中的任一项的主题，还包括：源线，在位单元的第一侧与第一、第二和第三鳍结构耦合；以及位线的触点，在位单元的第二侧与第二鳍结构耦合，其中：栅极在位线的触点与源线之间的位置在第一、第二和第三鳍结构的顶部之上延伸；浮栅是第一浮栅，其在栅极与源线之间的位置设置在第二鳍结构与第三鳍结构之间；以及该设备还包括第二晶体管的第二浮栅，其在栅极与源线之间的位置设置在第一鳍结构与第二鳍结构之间。

示例12可包括一种方法，其包括：提供半导体衬底；以及在半导体衬底上形成浮栅存储器结构，其中形成浮栅存储器结构包括：形成从半导体衬底延伸的第一、第二和第三鳍结构；在第一与第二鳍结构之间和第二与第三鳍结构之间沉积氧化物层；形成第一晶体管的栅极，该栅极设置在氧化物层上并且在第一鳍结构的顶部之上延伸；以及形成第二晶体管的浮栅，该浮栅设置在第二与第三鳍结构之间的氧化物层上。

示例13可包括示例12的主题，还包括在半导体衬底上形成与浮栅存储器结构所耦合的逻辑结构，其中逻辑结构包括多个金属氧化物半导体晶体管。

示例14可包括示例12-13中的任一项的主题，其中形成浮栅存储器结构还包括将栅触点与栅极耦合，其中栅触点包括铜(cu)、金(au)、钨(w)、钛(ti)、钽(ta)、铂(pt)、镍(ni)、钴(co)、铑(rh)、钌(ru)、钯(pd)、铪(hf)、锆(zr)或铝(al)中的至少一个。

示例15可包括示例12-14中的任一项的主题，其中浮栅下面的氧化物层小于或等于3纳米等效氧化物厚度。

示例16可包括示例12-15中的任一项的主题，其中形成浮栅存储器结构还包括：将扩散触点与第一鳍结构和第二鳍结构耦合；将位线的触点与第一鳍结构耦合；以及将源极的触点与第三鳍结构耦合。

示例17可包括示例16的主题，其中栅极是多晶硅栅，以及形成多晶硅栅并且形成浮栅包括：形成多晶硅栅极层，其在第一、第二和第三鳍结构上面延伸；以及去除第二和第三鳍结构上面和之间的多晶硅栅极层的一部分，以形成第二鳍结构与第三鳍结构之间的浮栅，其中多晶硅栅包括没有从第一鳍结构上面去除的多晶硅栅极层的一部分。

示例18可包括示例12-17中的任一项的主题，其中形成浮栅存储器结构还包括：在浮栅存储器结构中的位单元的第一侧将源线与第一、第二和第三鳍结构耦合；以及在位单元的第二侧将位线的触点与第二鳍结构耦合，其中：栅极在位线的触点与源线之间的位置在第一、第二和第三鳍结构的顶部之上延伸；浮栅是第一浮栅，其在栅极与源线之间的位置设置在第二鳍结构与第三鳍结构之间；以及形成浮栅存储器结构还包括形成第二晶体管的第二浮栅，其在栅极与源线之间的位置设置在第一鳍结构与第二鳍结构之间。

示例19可包括一种计算装置，其包括：半导体衬底；处理器；与处理器所耦合的输出装置；以及浮栅存储器结构，与包含位单元的处理器耦合，所述位单元具有：从半导体衬底延伸的第一鳍结构；从半导体衬底延伸的第二鳍结构；从半导体衬底延伸的第三鳍结构；氧化物层，设置在第一与第二鳍结构之间和第二与第三鳍结构之间；第一晶体管的栅极，该栅极设置在氧化物层上，与第一鳍结构的顶部耦合并且在其之上延伸；以及第二晶体管的浮栅，该浮栅设置在第二与第三鳍结构之间的氧化物层上。

示例20可包括示例19的主题，其中处理器和浮栅存储器结构是芯片上系统(soc)的部分。

示例21可包括示例19-20中的任一项的主题，其中浮栅存储器结构包括通过多个字线和多个位线来访问的位单元阵列。

示例22可包括示例21的主题，其中位单元阵列包括按照多个行所排列的多个鳍结构，其中每隔一个鳍结构具有地触点。

示例23可包括示例19-22中的任一项的主题，其中位单元还包括与栅极所耦合的栅触点，其中栅极包括铜(cu)、金(au)、钨(w)、钛(ti)、钽(ta)、铂(pt)、镍(ni)、钴(co)、铑(rh)、钌(ru)、钯(pd)、铪(hf)、锆(zr)或铝(al)中的至少一个。

示例24可包括示例19-23中的任一项的主题，其中计算装置是膝上型、上网本、笔记本、超级本、智能电话、平板、个人数字助理(pda)、超移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携音乐播放器或者数字录像机。

虽然本文中为了描述的目的而示出和描述了一些特定的实施例，但是适合实现相同目的的大量备选和/或等效实施例或实现可代替所示和所述的实施例，而没有背离本公开的范围。本申请意在涵盖本文所述实施例的任何修改或变更。因此，显然意图是，本文所述实施例仅受权利要求书所限制。

在本公开所述的“一”或“第一”元件或者其等效体的情况下，这种公开包括一个或多个这类元件的结合，既不要求也不排除两个或更多这类元件。此外，用于所识别元件的顺序指示符(例如第一、第二或第三)用来区分元件，而不是指示或暗示所要求或有限数量的这类元件，它们也不是指示这类元件的特定位置或顺序，除非另加具体说明。