一种半导体器件及其制造方法与流程

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。

背景技术：

随着半导体技术的不断发展集成电路以及大型的集成电路得到广泛的应用，组成集成电路的元器件中可以是无源的或者是有源的，当所述元器件为无源器件时成为集成无源器件(integratedpassivedevice，ipd)，ipd提供高精度电容及高性能电感等无源器件的集成，目前在射频上的应用成为新热点。

所述无源器件中包括金属-绝缘层-金属电容(mim)，金属-绝缘层-金属电容由于其性能优越，越来越多的应用于ic中。然而，如图1a-1e示出了现有的mim制程的主要步骤：首先，如图1a所示，在基底(未示出)上依次沉积形成下极板材料层100、绝缘层101、上极板材料层102以及氮化钛层103，其中下极板材料层100和上极板材料层102的材料均为al，在采用pvd法沉积铝薄膜时，脱气温度越高al薄膜的表面粗糙度越差，如图1b所示，而上极板的al薄膜103和其上方的tin薄膜103的热膨胀系数相差比较大，当温度升高的时候tin薄膜103会裂开导致其上方的光阻层104会向下流入到上极板材料层102和alcu反应产生残留物，在之后如图1c-1e的刻蚀制程中，该残留物任何存在且不易去除，因而使得mim制程正遭遇晶圆残留物缺陷的影响，故可以看出残留物缺陷产生的根源主要在于反应室温度异常和溅射增强导致的al薄膜表面粗糙度差，进而导致残留物的产生。另外，在刻蚀过程中，al晶须(whisker)对刻蚀造成阻碍，且tixny的组分的变化影响刻蚀速率，而溅射后掉落的刻蚀造成局部刻蚀的负面影响。

因此，为解决现有技术中的上述技术问题，有必要提出一种新的半导体器件的制造方法。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明提供一种半导体器件的制造方法，所述方法包括：

步骤s1：提供基底，在所述基底上依次形成底部电极层、绝缘层和顶部电极层；

步骤s2：在所述顶部电极层上沉积形成缓冲层，其中，所述缓冲层具有与所述顶部电极层相接近的热膨胀系数；

步骤s3：在所述缓冲层上形成阻挡层。

进一步，所述缓冲层的材料包括ti。

进一步，所述阻挡层的材料包括氮化钛。

进一步，所述底部电极层和顶部电极层的材料选自铝、铜或其组合。

进一步，采用物理气相沉积方法沉积形成所述顶部电极层。

进一步，所述绝缘层的材料包括氧化硅。

进一步，所述半导体器件为mim电容。

本发明还提供一种采用前述方法制作获得的半导体器件，包括：基底，依次形成于基底上的底部电极层、绝缘层、顶部电极层、缓冲层以及阻挡层，其中，所述缓冲层具有与所述顶部电极层相接近的热膨胀系数。

进一步，所述缓冲层的材料包括ti，所述阻挡层的材料包括氮化钛，所述绝缘层的材料包括氧化硅。

进一步，所述底部电极层和顶部电极层的材料选自铝、铜或其组合。

综上所述，根据本发明的制造方法，在顶部电极层与阻挡层tin之间增加一层ti，由于ti与金属alcu的热膨胀系数接近，因此可以使得al和ti能更好的粘合在一起，而不会在之后的工艺中将上层的tin阻挡层挤裂，而使光阻向下流与顶部电极层中的金属反应，进而避免了mim局部刻蚀残留物缺陷的产生，提高了器件的良率和性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1a-图1e为现有的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；

图2为本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；

图3为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参照图2以及图3来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图2为本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图3为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图。

示例性地，本发明的半导体器件为mim电容。作为示例，本实施例的半导体器件的制造方法，具体包括如下步骤：

首先，执行步骤s301，提供基底，在所述基底上依次形成底部电极层、绝缘层和顶部电极层。

具体地，如图2所示，基底(未示出)的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，基底的构成材料选用单晶硅。基底中还形成有各种阱(well)结构，为了简化，图示中予以省略。所述基底上还可以形成有有源器件或者无源器件，所述有源器件以及无源器件的种类以及形成方法在此不再赘述。

在基底上依次沉积形成底部电极层200、绝缘层201和顶部电极层202。

其中，底部电极层200的材料可以为任何适合的金属材料，例如可选自铝、铜或其组合。可采用本领域技术人员所熟知的任何方法进行底部电极层的沉积，例如化学气相沉积法(cvd)、物理气相沉积(pvd)、原子层沉积等方法，本实施例中，较佳地使用物理气相沉积形成所述底部电极层200。

可根据实际工艺设定形成的底部电极层200的厚度，例如，所述底部电极层200的厚度可以为1000～6000埃。

在底部电极层200上沉积形成绝缘层201，该绝缘层201可以作为mim电容器的电介质层。绝缘层201可使用诸如氧化硅、氮化硅、或氮氧化硅的无机绝缘材料，本实施例中，绝缘层201较佳地为氧化硅。可通过化学气相沉积、等离子体增强化学气相沉积(pecvd)等沉积工艺形成。示例性地，绝缘层201的厚度范围可以为100～800埃，上述厚度范围仅是示例性地，其他适合的厚度也可适用于本发明。

之后，在绝缘层210上沉积形成顶部电极层202，顶部电极层202可以采用与底部电极层200相同的材料，例如可选用铝、铜或其组合。本实施例中，底部电极层200和顶部电极层202的材料可选用金属铝。可通过任何适合的沉积方法形成该顶部电极层202，本实施例中，较佳地，使用物理气相沉积法。示例性地，顶部电极层的厚度可以为500～3000埃。其中，在底部电极层200和顶部电极层202的沉积过程中，可适当降低其脱气温度，来改善膜层的表面粗糙度。

可选地，底部电极层200的厚度可以大于顶部电极层202的厚度。

接着，执行步骤s302，在所述顶部电极层202上沉积形成缓冲层203，其中，所述缓冲层203具有与所述顶部电极层202相接近的热膨胀系数，如图2所示。

示例性地，当顶部电极层202的材料为金属铝时，缓冲层203的材料可以包括ti，金属铝和金属ti的热膨胀系数接近。

其中，可根据具体的顶部电极层202的材质选择与其热膨胀系数接近的合适的材料用作缓冲层203。

可采用本领域技术人员熟知的任何方法形成所述缓冲层203，例如化学气相沉积、物理气相沉积、磁控溅射等方法。

接着，执行步骤s303，在所述缓冲层203上形成阻挡层204。

阻挡层204的作用在于阻挡顶部电极层与其之上的材料直接接触，防止上下层材料之间的交互扩散以及顶部电极层中的金属电迁移。

阻挡层204的制备方法可选用物理气相沉积(pvd)，阻挡层可于介于-40℃～400℃的温度与约介于0.1毫托(mtorr)～100毫托(mtorr)的压力下形成。阻挡层204材料为金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。此外，阻挡层亦可能包括多个膜层。本实施例中，较佳地，阻挡层204的材料包括tin。

可选地，阻挡层204的厚度范围可以为200～1500埃。上述厚度范围仅是示例性地其他合适的值也可适用于本发明。

增加的缓冲层203可以改善由于顶部电极层202的粗糙度差对阻挡层204产生的负面影响。

在一个示例中，之后，还包括步骤：在阻挡层204上形成图案化的光阻层，以图案化的光阻层为掩膜依次刻蚀阻挡层、缓冲层、顶部电极层、绝缘层和底部电极层，以形成多个mim电容。

至此完成了本发明的半导体器件的制造方法的关键步骤，对于完整的器件的制作还可能包括其他的中间步骤和之后的步骤等，在此均不再赘述。

综上所述，根据本发明的制造方法，在顶部电极层与阻挡层tin之间增加一层ti，由于ti与金属alcu的热膨胀系数接近，因此可以使得al和ti能更好的粘合在一起，而不会在之后的工艺中将上层的tin阻挡层挤裂，而使光阻流入下层的顶部电极层并与顶部电极层中的金属反应，进而避免了mim局部刻蚀残留物缺陷的产生，提高了器件的良率和性能。

实施例二

本发明实施例中还提供一种采用前述实施例一中所述的方法制作获得的半导体器件。

参考图2，作为示例，本发明的半导体器件为mim电容，其包括：基底(未示出)，依次形成于基底上的底部电极层200、绝缘层201、顶部电极层202、缓冲层203以及阻挡层204，其中，所述缓冲层203具有与所述顶部电极层202相接近的热膨胀系数。

基底(未示出)的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，基底的构成材料选用单晶硅。基底中还形成有各种阱(well)结构，为了简化，图示中予以省略。所述基底上还可以形成有有源器件或者无源器件，所述有源器件以及无源器件的种类以及形成方法在此不再赘述。

底部电极层200的材料可以为任何适合的金属材料，例如可选自铝、铜或其组合。

底部电极层200的厚度可以为任何合适的厚度，例如，所述底部电极层200的厚度可以为1000～6000埃。

该绝缘层201可以作为mim电容器的电介质层。绝缘层201可使用诸如氧化硅、氮化硅、或氮氧化硅的无机绝缘材料，本实施例中，绝缘层201较佳地为氧化硅。可通过化学气相沉积、等离子体增强化学气相沉积(pecvd)等沉积工艺形成。示例性地，绝缘层201的厚度范围可以为100～800埃，上述厚度范围仅是示例性地，其他适合的厚度也可适用于本发明。

顶部电极层202可以采用与底部电极层200相同的材料，例如可选用铝、铜或其组合。本实施例中，底部电极层200和顶部电极层202的材料可选用金属铝。示例性地，顶部电极层的厚度可以为500～3000埃。可选地，底部电极层200的厚度可以大于顶部电极层202的厚度。

示例性地，当顶部电极层202的材料为金属铝时，缓冲层203的材料可以包括ti，金属铝和金属ti的热膨胀系数接近。

其中，可根据具体的顶部电极层202的材质选择与其热膨胀系数接近的合适的材料用作缓冲层203。

阻挡层204的作用在于阻挡顶部电极层与其之上的材料直接接触，防止上下层材料之间的交互扩散以及顶部电极层中的金属电迁移。

阻挡层204的制备方法可选用物理气相沉积(pvd)，阻挡层可于介于-40℃～400℃的温度与约介于0.1毫托(mtorr)～100毫托(mtorr)的压力下形成。阻挡层204材料为金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。此外，阻挡层204亦可能包括多个膜层。本实施例中，较佳地，阻挡层204的材料包括tin。

可选地，阻挡层204的厚度范围可以为200～1500埃。上述厚度范围仅是示例性地其他合适的值也可适用于本发明。

增加的缓冲层203可以改善由于顶部电极层202的粗糙度差对阻挡层204产生的负面影响。

综上所述，本发明的半导体器件由于采用前述的制作方法制作获得，因此具有与前述实施例相同的优点，本发明的半导体器件在顶部电极层与阻挡层tin之间增加一层ti，由于ti与金属alcu的热膨胀系数接近，因此可以使得al和ti能更好的粘合在一起，避免了mim局部刻蚀残留物缺陷的产生，使得器件具有较高的良率和性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。