半导体元件及其制作方法与流程

本发明涉及一种制作半导体元件的方法，尤其是涉及一种于栅极结构旁形成包覆气孔的间隙壁的方法。

背景技术：

近年来，随着场效晶体管(fieldeffecttransistors,fets)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(finfieldeffecttransistor,finfet)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininducedbarrierlowering,dibl)效应，并可以抑制短通道效应(shortchanneleffect,sce)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(thresholdvoltage)也可通过调整栅极的功函数而加以调控。

然而，在现行鳍状场效晶体管元件制作工艺中，栅极与接触插塞之间的寄生电容为一常见问题并影响整个元件的运作与电性表现。因此如何改良现有鳍状场效晶体管制作工艺以解决此问题即为现今一重要课题。

技术实现要素：

本发明公开一种制作半导体元件的方法。首先提供一基底，然后形成一栅极结构于基底上，再形成一第一间隙壁于栅极结构旁，其中该第一间隙壁包围住一气孔且第一间隙壁由单一材料所构成。

本发明另一实施例公开一种半导体元件，其包含：一基底，一栅极结构设于基底上，以及一间隙壁设于栅极结构旁，其中间隙壁延伸至栅极结构上表面，间隙壁上表面包含一平坦表面，间隙壁包围住一气孔且间隙壁由单一材料所构成。栅极结构较佳包含一高介电常数介电层、一功函数金属层以及一低阻抗金属层，其中高介电常数介电层为u型。此外半导体元件另包含一层间介电层环绕栅极结构以及一硬掩模设于间隙壁上，其中硬掩模上表面切齐层间介电层上表面。

附图说明

图1至图9为本发明较佳实施例制作一半导体元件的方法示意图。

主要元件符号说明

12基底14鳍状结构

16浅沟隔离18虚置栅极

20虚置栅极22虚置栅极

24虚置栅极26栅极介电层

28栅极材料层30间隙壁

32源极/漏极区域34接触洞蚀刻停止层

36层间介电层38高介电常数介电层

40功函数金属层42低阻抗金属层

44栅极结构46栅极结构

48栅极结构50栅极结构

52凹槽54凹槽

56凹槽58衬垫层

60气孔62间隙壁

64硬掩模66接触插塞

68金属层

具体实施方式

请参照图1至图9，图1至图9为本发明较佳实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，例如一硅基底或硅覆绝缘(soi)基板。在本实施例中，基底12上具有至少一鳍状结构14，其中鳍状结构14的底部被一绝缘层，例如氧化硅所包覆而形成浅沟隔离16。需注意的是，本实施例虽以制作非平面型(non-planar)鳍状结构场效晶体管为例，但不局限于此，本发明又可应用至一般平面型场效晶体管，此实施例也属本发明所涵盖的范围。

依据本发明的较佳实施例，鳍状结构14较佳通过侧壁图案转移(sidewallimagetransfer,sit)技术制得，其程序大致包括：提供一布局图案至电脑系统，并经过适当地运算以将相对应的图案定义于光掩模中。后续可通过光光刻及蚀刻制作工艺，以形成多个等距且等宽的图案化牺牲层于基底上，使其个别外观呈现条状。之后依序施行沉积及蚀刻制作工艺，以于图案化牺牲层的各侧壁形成间隙壁。继以去除图案化牺牲层，并在间隙壁的覆盖下施行蚀刻制作工艺，使得间隙壁所构成的图案被转移至基底内，再伴随鳍状结构切割制作工艺(fincut)而获得所需的图案化结构，例如条状图案化鳍状结构。

除此之外，鳍状结构14的形成方式又可包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成鳍状结构14。另外，鳍状结构14的形成方式也可以先形成一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出例如包含硅锗的半导体层，而此半导体层即可作为相对应的鳍状结构14。这些形成鳍状结构14的实施例均属本发明所涵盖的范围。

接着可于基底12上形成栅极结构或虚置栅极18、20、22、24。栅极结构18、20、22、24的制作方式可依据制作工艺需求以先栅极(gatefirst)制作工艺、后栅极(gatelast)制作工艺的先高介电常数介电层(high-kfirst)制作工艺以及后栅极制作工艺的后高介电常数介电层(high-klast)制作工艺等方式制作完成。以本实施例的后高介电常数介电层制作工艺为例，可先依序形成一栅极介电层或介质层、一栅极材料层以及一选择性硬掩模于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分栅极材料层与部分栅极介电层，然后剥除图案化光致抗蚀剂，以于鳍状结构14与浅沟隔离16上形成由图案化的栅极介电层26与图案化的栅极材料层28所构成的虚置栅极18、20、22、24或栅极结构。

然后在各虚置栅极18、20、22、24侧壁形成至少一间隙壁30，于间隙壁30两侧的鳍状结构14以及/或基底12中形成一源极/漏极区域32及/或外延层(图未示)，并选择性于源极/漏极区域30及/或外延层的表面形成一金属硅化物(图未示)。在本实施例中，间隙壁30可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁(图未示)以及一主间隙壁(图未示)。其中本实施例的间隙壁较佳由氮化硅所构成，但间隙壁30又可选自由氧化硅、氮氧化硅以及氮碳化硅所构成的群组。源极/漏极区域32与外延层可依据所置备晶体管的导电型式而包含不同掺质或不同材料。例如源极/漏极区域32可包含p型掺质或n型掺质，而外延层则可包含锗化硅、碳化硅或磷化硅。

然后如图2所示，可选择性形成一由氮化硅所构成的接触洞蚀刻停止层(contactetchstoplayer,cesl)34于基底12上并覆盖虚置栅极18、20、22、24，并形成一层间介电层36于接触洞蚀刻停止层34上。接着进行一平坦化制作工艺，例如利用化学机械研磨(chemicalmechanicalpolishing,cmp)去除部分层间介电层36与部分接触洞蚀刻停止层34并暴露出由多晶硅材料所构成的栅极材料层28，使各栅极材料层28上表面与层间介电层36上表面齐平。

随后进行一金属栅极置换制作工艺将虚置栅极18、20、22、24转换为金属栅极。例如图3所示，可先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammoniumhydroxide,nh4oh)或氢氧化四甲铵(tetramethylammoniumhydroxide,tmah)等蚀刻溶液来去除虚置栅极18、20、22、24中的栅极材料层28，以于层间介电层36中形成凹槽(图未示)。之后依序形成一高介电常数介电层38、一功函数金属层40以及一低阻抗金属层42于各凹槽内，然后进行一平坦化制作工艺，例如利用cmp去除部分低阻抗金属层42、部分功函数金属层40与部分高介电常数介电层38以形成金属栅极或栅极结构44、46、48、50。以本实施例利用后高介电常数介电层制作工艺所制作的栅极结构为例，各栅极结构44、46、48、50较佳包含一介质层或栅极介电层26、一u型高介电常数介电层38、一u型功函数金属层40以及一低阻抗金属层42。

在本实施例中，高介电常数介电层38包含介电常数大于4的介电材料，例如选自氧化铪(hafniumoxide，hfo2)、硅酸铪氧化合物(hafniumsiliconoxide,hfsio4)、硅酸铪氮氧化合物(hafniumsiliconoxynitride,hfsion)、氧化铝(aluminumoxide,al2o3)、氧化镧(lanthanumoxide,la2o3)、氧化钽(tantalumoxide,ta2o5)、氧化钇(yttriumoxide,y2o3)、氧化锆(zirconiumoxide,zro2)、钛酸锶(strontiumtitanateoxide,srtio3)、硅酸锆氧化合物(zirconiumsiliconoxide,zrsio4)、锆酸铪(hafniumzirconiumoxide,hfzro4)、锶铋钽氧化物(strontiumbismuthtantalate,srbi2ta2o9,sbt)、锆钛酸铅(leadzirconatetitanate,pbzrxti1-xo3,pzt)、钛酸钡锶(bariumstrontiumtitanate,baxsr1-xtio3,bst)、或其组合所组成的群组。

功函数金属层40较佳用以调整形成金属栅极的功函数，使其适用于n型晶体管(nmos)或p型晶体管(pmos)。若晶体管为n型晶体管，功函数金属层40可选用功函数为3.9电子伏特(ev)～4.3ev的金属材料，如铝化钛(tial)、铝化锆(zral)、铝化钨(wal)、铝化钽(taal)、铝化铪(hfal)或tialc(碳化钛铝)等，但不以此为限；若晶体管为p型晶体管，功函数金属层40可选用功函数为4.8ev～5.2ev的金属材料，如氮化钛(tin)、氮化钽(tan)或碳化钽(tac)等，但不以此为限。功函数金属层40与低阻抗金属层42之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)等材料。低阻抗金属层42则可选自铜(cu)、铝(al)、钨(w)、钛铝合金(tial)、钴钨磷化物(cobalttungstenphosphide，cowp)等低电阻材料或其组合。

如图4所示，接着去除部分栅极结构44、46、48、50以形成凹槽52，并使剩余的栅极结构44、46、48、50上表面略低于层间介电层36上表面。

然后如图5所示，进行一蚀刻制作工艺，例如可直接利用层间介电层36为掩模去除栅极结构44、46、48、50旁的间隙壁30并暴露出部分浅沟隔离16、栅极结构44、46、48、50与部分鳍状结构14表面。值得注意的是，由于本实施例的间隙壁30较佳为氮化硅所构成的间隙壁而层间介电层36较佳由氧化物所构成，因此本实施例较佳利用层间介电层36与间隙壁30之间的选择比在不耗损任何层间介电层36的情况下完全去除间隙壁30，由此形成另一凹槽54于栅极结构44、46、48、50旁，且凹槽54与图4所形成的凹槽52一同构成一约略倒u型的凹槽56。此外，由于本实施例的间隙壁30与接触洞蚀刻停止层34均为氮化硅所构成，因此在以蚀刻去除间隙壁30的同时部分接触洞蚀刻停止层34，特别是垂直部分的接触洞蚀刻停止层34也会一同被去除，而剩余的接触洞蚀刻停止层34则会呈现约略一字状设于凹槽56旁。此外，若接触洞蚀刻停止层34与间隙壁30为不同材料而具有不同的蚀刻率，或接触洞蚀刻停止层34底部选择性设有一氧化硅所构成的缓冲层时，则在蚀刻间隙壁30后，剩余的接触洞蚀刻停止层34则仍会呈现u形剖面。

如图6所示，随后形成一衬垫层58于层间介电层36与栅极结构44、46、48、50上并填入凹槽56，其中衬垫层58较佳由二氧化硅所构成，但不局限于此。在本实施例中，形成衬垫层58的方式较佳利用一原子层沉积(atomiclayerdeposition,ald)制作工艺或高密度等离子体沉积(high-densityplasma,hdp)制作工艺所达成，因此所沉积的衬垫层58较佳覆盖于层间介电层36上表面、暴露于凹槽56中的层间介电层36侧壁、栅极结构44、46、48、50上表面以及暴露于凹槽56中的栅极结构44、46、48、50侧壁但不填满倒u型凹槽56。值得注意的是，在以前述原子层沉积或高密度等离子体沉积制作工艺形成衬垫层58的时候，所沉积的衬垫层58较佳包覆形成气孔60或气室于衬垫层58内。更具体而言，所形成的气孔60较佳设置于栅极结构44、46、48、50与层间介电层36之间，其中气孔60的顶部可选择高于、切齐或低于栅极结构44、46、48、50上表面。另外本实施例中设于各栅极结构44、46、48、50与层间介电层36之间的气孔60数量虽以单一一个气孔为例，但气孔60的数量并不局限于一个，又可视沉积衬垫层58时的参数来任意调整。

然后如图7所示，进行一修整制作工艺或一蚀刻制作工艺，去除部分衬垫层58以重新形成间隙壁62于栅极结构44、46、48、50与层间介电层36之间，其中每个间隙壁62较佳包围或完全环绕住至少一气孔60。在本实施例中，经由修整过后所形成的间隙壁62上表面较佳具有一平坦表面，且间隙壁62除了设于栅极结构44、46、48、50与层间介电层36之间外又同时延伸并完全覆盖栅极结构44、46、48、50上表面。另外本实施例的间隙壁62较佳由单一材料所构成，例如二氧化硅，但不局限于此，又可依据制作工艺需求选择其他介电材料作为间隙壁。

如图8所示，接着形成一掩模层(图未示)于层间介电层36上并填满间隙壁62上方的凹槽52，然后利进行一平坦化制作工艺，例如利用cmp去除部分掩模层，以于各栅极结构44、46、48、50与间隙壁62上形成硬掩模64，且硬掩模64上表面较佳切齐层间介电层36上表面。在本实施例中，硬掩模64较佳由氮化硅所构成，但不局限于此。

最后如图9所示，可进行一接触插塞制作工艺形成接触插塞66分别电连接源极/漏极区域32。在本实施例中，形成接触插塞66的方式可先去除部分层间介电层36与部分接触洞蚀刻停止层34形成接触洞(图未示)，然后依序沉积一阻隔层(图未示)与一金属层68于基底12上并填满接触洞。接着利用一平坦化制作工艺，例如cmp去除部分金属层68、部分阻隔层甚至部分层间介电层36，以于接触洞中形成接触插塞66，其中接触插塞66上表面较佳与层间介电层36上表面切齐。在本实施例中，阻隔层较佳选自由钛、钽、氮化钛、氮化钽以及氮化钨所构成的群组，金属层68较佳选自由铝、钛、钽、钨、铌、钼以及铜所构成的群组，但不局限于此。

综上所述，本发明较佳于基底上形成金属栅极后先去除金属栅极旁的间隙壁，再利用原子层沉积或高密度等离子体沉积制作工艺于金属栅极旁再形成新的间隙壁，其中所形成的间隙壁较佳完全包覆至少一气孔。依据本发明的较佳实施例，本发明可在场效晶体管尺寸持续缩小下利用具有气孔的间隙壁来改善栅极与接触插塞之间的寄生电容，由此提升元件的整体效能。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。