在块体鳍式场效应晶体管沟道中产生拉伸应变的制作方法

本发明通常涉及半导体装置制造的领域，尤其涉及在n型块体(bulk)鳍式场效应晶体管(finFET)的沟道区中产生拉伸应变的方法以及与其相关的结构。

背景技术：

随着制程及设备工具的不断发展，目前为止已开发出具有不同类型及/或形状的半导体装置结构以不断地改进性能及/或特定功能。以半导体晶体管为例，具有常见的平面型场效应晶体管(planar-type field-effect-transistor；FET)以及最近开发的鳍式场效应晶体管(fin-type field-effect-transistor；finFET)。而且，在finFET中，具有绝缘体上硅(silicon-on-insulator；SOI)型finFET以及块体finFET。另一方面，从装置功能的角度来看，具有以晶体管所采用的电荷载体类型为特征的p型晶体管及n型晶体管。例如，具有p型块体finFET以及n型块体finFET。

另外，现有技术已知，晶体管的性能通常随该晶体管的沟道区中存在的适当应变类型而提升。例如，在p型晶体管中通常优先使用压缩应变(compressive strain)，且在n型晶体管中通常优先使用拉伸应变(tensile strain)，以提升沟道中载体的迁移率。在传统的平面型FET中，例如，可向该晶体管的区域施加应变衬里(压缩或拉伸)，以实现上述在沟道区中产生应变的目标。不过，尚无有效的方法来向鳍式块体场效应晶体管或finFET施加应变。尤其，众所周知，向n型块体finFET的沟道区施加拉伸应变是具有挑战性的任务。

技术实现要素：

本发明的实施例提供一种形成n型finFET晶体管的方法。在一个实施例中，该方法包括：形成finFET结构，该finFET结构具有位于栅极结构下面的鳍片沟道区、以及与该栅极结构的两个相对侧的该鳍片沟道区直接相邻的源极区及漏极区；以及使该源极区及该漏极区经受压缩应变，从而使该源极区及该漏极区对该鳍片沟道区施加拉伸应变。

在一个实施例中，形成该finFET结构包括在该鳍片沟道区的该两个相对侧外延生长完全松弛的硅-锗(SiGe)以形成该源极区及该漏极区，其中，该源极区及该漏极区的该SiGe具有原子百分比至少50％的Ge浓度水平。

在另一个实施例中，外延生长该完全松弛的SiGe包括透过该SiGe形成该源极区及该漏极区以具有堆垛层错(stacking fault)及位错(dislocation)，并利用该Ge浓度水平控制该源极区及该漏极区内部的该堆垛层错及位错的量。

依据一个实施例，形成该finFET结构包括：利用该栅极结构覆盖衬底上的鳍片；邻近该栅极结构的侧壁形成侧间隙壁；以及通过移除未被该栅极结构及该侧间隙壁覆盖的该鳍片的部分来形成该鳍片沟道区。

在一个实施例中，使该源极区及该漏极区经受该压缩应变包括外延生长位于该源极区及该漏极区的顶部上并覆盖该源极区及该漏极区的硅覆盖层，其中，该硅覆盖层的晶格常数小于该源极区及该漏极区的晶格常数。

在另一个实施例中，该硅覆盖层具有在约5纳米至约30纳米范围内的厚度，使该源极区及该漏极区对该鳍片沟道区施加拉伸应变并导致该鳍片沟道区中至少0.7％的拉伸应变。

在又一个实施例中，生长覆盖该源极区及该漏极区的该硅覆盖层使该源极区及该漏极区成为具有至少-1.8％的压缩应变的应变源极及漏极。

本发明的实施例还提供一种半导体装置。该半导体装置包括：鳍片形状的沟道区，由其顶部上的栅极覆盖；与该栅极的第一侧上的该沟道区的第一端相邻的源极；以及与该栅极的第二侧上的该沟道区的第二端相邻的漏极，其中，该源极及漏极由具有原子百分比至少50％的Ge浓度水平的外延生长硅-锗(SiGe)制成。

附图说明

从下面参照附图所作的优选实施例的详细说明将更充分地理解和领会本发明，附图中：

图1(a)及1(b)示意显示依据本发明的实施例制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤；

图2(a)及2(b)示意显示依据本发明的实施例在图1(a)及1(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤；

图3(a)及3(b)示意显示依据本发明的实施例在图2(a)及2(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤；

图4(a)及4(b)示意显示依据本发明的实施例在图3(a)及3(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤；

图5(a)及5(b)示意显示依据本发明的实施例在图4(a)及4(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤；

图6(a)及6(b)示意显示依据本发明的实施例在图5(a)及5(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤；

图7(a)及7(b)示意显示依据本发明的实施例在图6(a)及6(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤；

图8显示制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤的立体图，其与图3(a)及3(b)中示意显示的步骤非常相似；

图9显示制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤的立体图，其与图4(a)及4(b)中示意显示的步骤非常相似；

图10显示制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤的立体图，其与图5(a)及5(b)中示意显示的步骤非常相似；

图11(a)及11(b)示意显示依据本发明的另一个实施例在图4(a)及4(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤；

图12(a)及12(b)示意显示依据本发明的另一个实施例在图11(a)及11(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤；以及

图13(a)示意显示依据本发明的实施例制造的n型块体finFET的沟道、源极及漏极区中的应变，且图13(b)显示沿鳍片的垂直方向测量的应变测试结果。

应当了解，出于简化及说明清楚的目的，附图中的元件并不一定按比例绘制。例如，出于清楚目的，一些元件的尺寸可能相对其它元件的尺寸被放大。

具体实施方式

在下面的详细说明中，阐述许多具体细节来提供有关本发明的各种实施例的充分理解。不过，应当理解，可在不具有这些具体细节的情况下实施本发明的实施例。

为不模糊有关本发明的实质和/或实施例的陈述，在下面的详细说明中，可能将现有技术已知的一些制程步骤和/或操作组合在一起来进行陈述和/或用于说明目的，且在一些例子中可能对其不作详细说明。在其它例子中，现有技术已知的一些制程步骤和/或操作可能根本不作说明。另外，一些已知的装置制程技术可能未作详细说明，且在一些例子中，可能参考其它公开的文章、专利和/或公开的专利申请进行参照，以免模糊有关本发明的实质和/或实施例的说明。应当理解，下面的说明在一定程度上着重于本发明的各种实施例的独特特征和/或元件。

图1(a)及1(b)示意显示依据本发明的实施例制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤。更具体而言，图1(a)是处于制造中的该装置的侧视图，其中，沿形成于该装置的衬底的顶部或顶部部分的鳍片的方向观看该装置。将鳍片示意显示为延伸入和/或出图1(a)中的纸面。图1(b)显示处于制造中的该装置的正视图，其中，沿垂直于鳍片的方向观看该装置，将鳍片示意显示为平行于图1(b)中的纸面延伸。类似地，图2(a)至7(b)以及图11(a)至11(b)示意显示处于不同制造阶段或步骤的该装置，且与图1(a)及1(b)类似，“(a)”为侧视图且“(b)”为该装置的正视图。

另外，为进一步帮助理解图1(a)至7(b)，图8、图9及图10中示例提供处于不同制造阶段的该装置的一些立体图。更具体而言，图8显示与图3(a)及3(b)中所示的步骤密切对应的该装置的示例立体图；图9显示与图4(a)及4(b)中所示的步骤密切对应的该装置的示例立体图；以及图10显示与图5(a)及5(b)中所示的步骤密切对应的该装置的示例立体图。

依据一个实施例，本发明的方法包括设置、制备或者供应衬底101，在其上可形成一个或多个n型块体finFET晶体管(下文中总称为半导体装置10)。衬底101可为由块体硅(Si)、掺杂硅，或硅-锗(SiGe)等列举的一些可能的非限制性例子的衬底材料所构成的半导体衬底。在下面的说明中，为简单说明而不失一般性，将衬底101假定为块体硅衬底。不过，本领域的技术人员将了解，下面提供的说明可类似地应用于使用不同衬底材料的情形。

在一个实施例中，衬底101可已有一个或多个鳍片形成于其中，例如图1(a)的侧视图中示意显示的鳍片111、121、131以及141。在另一个实施例中，鳍片111、121、131以及141可形成于衬底101的顶部上，且其材料与衬底101相同或不同。在下面的说明中，出于容易参考的目的，标记101用以指衬底或位于鳍片111、121、131及141下方的衬底部分。

如图1(a)及1(b)中所示，在形成鳍片111、121、131及141以后，至少在被暴露且未被鳍片111、121、131及141覆盖的衬底101的部分上可沉积绝缘材料层102。绝缘层102可为TEOS氧化物(氧化硅)层或其它合适的介电或绝缘材料层，用以为形成于半导体衬底101顶部上的装置或装置的功能部分提供与下面的半导体衬底101的电性绝缘。下文中，层102偶尔可指氧化物层，而不丧失其一般性以方便参照。

图2(a)及2(b)示意显示依据本发明的实施例在图1(a)及1(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤。更具体地说，本发明的一个实施例包括在一个或多个鳍片或鳍片结构111、121、131及141上方形成一个或多个栅极或栅极结构，例如栅极结构211、221及231。栅极结构211、221及231可通过例如下述方式形成：沉积覆盖鳍片111、121、131及141以及氧化物层102的栅极材料层；在该栅极材料层的顶部上沉积硬掩膜层；通过例如光刻图案化制程在该硬掩膜层中形成包括例如栅极掩膜212、222及232的栅极图案；以及最后，通过定向及选择性蚀刻制程将该硬掩膜层下面的该栅极材料层转换为栅极结构211、221及231。

更具体而言，在将该栅极材料层转换为栅极结构211、221及231的过程中，通过例如反应离子蚀刻(reactive-ion-etching；RIE)制程可蚀刻掉不被栅极掩膜212、222及232覆盖的该栅极材料的部分。该RIE制程可经制作或设计而对鳍片111、121、131及141以及氧化物层102的材料都具有选择性。因此，该蚀刻制程仅使直接位于栅极掩膜212、222及232下面的栅极材料保留于氧化物层102的顶部上，且在不被该栅极掩膜覆盖的区域中，该蚀刻通过蚀刻选择性停止于下面的氧化物层102以及鳍片结构111、121、131及141。在一个实施例中，栅极结构211、221及231可经形成以使该栅极结构的纵向垂直于鳍片结构111、121、131及141的方向。

图3(a)及3(b)示意显示依据本发明的实施例在图2(a)及2(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤。更具体而言，直接邻近各栅极结构211、221及231的两个相对侧壁可形成侧间隙壁，例如间隙壁213、223以及233。为形成间隙壁213、223以及233，可例如首先沉积覆盖栅极结构211、221及231(包括侧壁及其顶部上的栅极掩膜212、222及232)的共形介电材料(例如氮化物或氧化物)层。该共形介电层也可覆盖位于该栅极结构之间的先前暴露的氧化物层102。接着，应用定向蚀刻制程，以移除位于该栅极掩膜的顶部上以及氧化物层102的顶部上的该共形介电层的部分。上面的沉积及蚀刻制程最终仅保留与栅极结构211、221以及231的侧壁相邻的该共形介电层的部分。与此同时，至少由于高度差，在鳍片的侧壁可保留很少或没有共形介电层。如必要，可使用其它技术来移除鳍片的侧壁处的任意剩余介电材料。

应当注意，本发明的实施例不限于上述态样，且可通过使用当前存在或未来开发的其它合适的技术来制造侧间隙壁213、223及233。另外，侧间隙壁213、223及233可经制造而具有例如约2纳米至约10纳米的厚度，以通过在处于制造中的finFET的源极/漏与栅极之间提供适当的间距/间隔而可适合装置性能。

通过上面在图3(a)及3(b)中所示的步骤制造的该半导体装置的示例立体图可在图8中获得，图8示意显示鳍片111、121、131，栅极结构211，侧间隙壁213，栅极掩膜212，以及将其顶部上的n型finFET与下面的半导体衬底101隔开的氧化物层102。

图4(a)及4(b)示意显示依据本发明的实施例在图3(a)及3(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤。例如，在形成与栅极结构211、221及231的侧壁相邻的间隙壁213、223及233以后，可移除或蚀刻掉鳍片111、121、131及141的特定部分。更具体而言，例如通过选择性蚀刻制程(不过也可使用其它移除制程)可移除位于栅极结构211、221及231之间因此未被栅极结构211、221及231覆盖也未被侧间隙壁213、223及233覆盖的鳍片111、121、131及141的部分。

尤其，可使用对侧间隙壁213、223及233(其可为氮化物或氧化物材料)及氧化物层102的材料都具有选择性的任意蚀刻制程，以选择性移除由硅材料制成的鳍片111、121、131及141的上述部分。更具体而言，该移除制程可移除高于氧化物层102的高度的硅鳍片的较大部分或整个部分，且在一些实施例中可蚀刻至略低于氧化物层102的高度。该移除制程也可移除位于该侧间隙壁外部的硅鳍片的较大部分或整个部分，从而在该侧间隙壁暴露鳍片111、121、131及141的垂直剖面以及在氧化物层102的高度暴露水平剖面。在一个实施例中，鳍片的剖面为矩形。

如图4(b)中示意显示，可能已蚀刻掉并移除栅极结构211与221之间以及栅极结构221与231之间的鳍片111(以及鳍片121、131以及141)的部分。这里，应当理解，如图4(a)中示意显示，鳍片111a、121a、131a及141a实际上是在已移除位于间隙壁213前面(从而不被间隙壁213覆盖)的鳍片的部分以后，位于栅极结构211的间隙壁213的侧壁表面的鳍片111、121、131及141的暴露剖面，尽管该附图可能看起来与图3(a)中所示类似。

通过上面在图4(a)及4(b)中所示的步骤制造的该半导体装置的示例立体图可在图9中获得，图9示意显示已移除或蚀刻掉鳍片111、121、131的部分，从而在与侧间隙壁213的表面共面的表面暴露剖面111a、121a以及131a。图9也显示位于与氧化物层102的顶部表面共面的表面的鳍片的暴露剖面。

图5(a)及5(b)示意显示依据本发明的实施例在图4(a)及4(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤。更具体而言，该方法可包括在该栅极之间形成由第一材料构成的完全松弛的源极/漏极区。该第一材料的晶格常数大于第二材料的晶格常数，该第二材料可用以形成覆盖层以覆盖该源极/漏极区，如下面参照图6(a)至图7(b)更详细所述。例如，该第一材料可为硅-锗(SiGe)且该第二材料可为硅(Si)。在此类情况下，外延形成的源极/漏极区可具有依赖于该外延生长制程中所使用的锗(Ge)的量或浓度水平相对硅(Si)的量或浓度水平的晶格常数。由于Ge具有比Si的晶格常数大大约4％的晶格常数，因此例如具有50％原子百分比锗含量的SiGe可具有比纯Si的晶格常数大大约2％的晶格常数，具有20％原子百分比锗的SiGe可具有比纯Si的晶格常数大大约1％的晶格常数。在下面的说明中，作为非限制性例子，假定SiGe是该第一材料并假定Si是该第二材料，不过针对上面的制程中的该第一及该第二材料也可使用合适半导体材料的其它组合。

在下面的说明中，各种材料例如SiGe和/或Si(应变的或未应变的)的晶格常数都以相对完全松弛且未应变的Si晶体的百分比表示，该完全松弛且未应变的Si晶体被定义为具有0％的晶格常数(相对其自己)。另一方面，材料中的应变可依据相对其处于完全松弛且未应变状态的晶格常数的晶格常数变化来测量。例如，对于纯Si，正晶格常数(正百分比)表示该硅材料中的拉伸应变，而负晶格常数(负百分比)表示同一材料中的压缩应变。另外例如，对于SiGe，如果该SiGe材料的晶格常数(例如2.4％)大于完全松弛的未应变SiGe的晶格常数(例如2.0％)，则认为该SiGe材料处于拉伸应变(0.4％)。另一方面，如果该SiGe材料的晶格常数(例如0.2％)小于完全松弛的未应变SiGe的晶格常数(例如2.0％)，尽管它仍是正晶格常数(0.2％)，但认为该SiGe材料处于压缩应变(-1.8％)。下文中，材料内部的压缩或拉伸应变可通过其晶格常数中的百分比变化(相对其完全松弛的未应变状态)来测量。例如通过应用双透镜暗视场电子全息照相术可试验性测量材料的晶格常数。

如图5(a)及5(b)中示意显示，源极/漏极区311、321、331及341可自鳍片111、121、131及141的暴露剖面外延生长。为获得完全松弛的SiGe源极/漏极区，该SiGe外延生长制程可经调节或调整，从而可在所形成的SiGe源极/漏极区中引入大量的堆垛层错及位错。这里，术语“大量”表示堆垛层错及位错的量高至通常被本领域的技术人员认为不利于源极/漏极区并因此一般会避免的程度。该大量的堆垛层错及位错可导致完全松弛的SiGe源极/漏极区，其使本发明的实施例能够在finFET的沟道区中有利地引入拉伸应变，如下面参照图6(a)至图7(b)更详细所述。这里，应当注意，本发明的实施例可包括可用于形成完全松弛的源极/漏极区的其它方法和/或制程。

为在所形成的源极/漏极区中引入堆垛层错及位错，本发明的一个实施例可包括在SiGe外延生长中引入高浓度水平的锗(Ge)含量。例如，本发明已实验性测试并证实，在所形成的SiGe源极/漏极区中可引入原子百分比高达50％至53％的Ge含量，发现其伴随有高度堆垛层错及位错。本发明也证实，上面所引起的堆垛层错及位错的存在导致完全松弛的SiGe源极/漏极区，其为通过施加外部压缩应变在该源极/漏极区中引入压缩应变提供了条件。具有压缩应变的SiGe源极/漏极区可在该源漏极区之间的finFET的栅极下面的Si沟道区中相应产生拉伸应变。

通过上面在图5(a)及5(b)中所示的步骤制造的该半导体装置的示例立体图可在图10获得，图10示意显示外延生长的源极/漏极区311、321以及331。

在图5(a)及5(b)中，示意显示通过外延生长制程可形成菱形源极/漏极区。依据另一个实施例，该菱形源极/漏极区还可通过例如选择性蚀刻制程、离子溅镀制程或任何其它现有或未来开发的技术重新成形，以具有与鳍片沟道区的剖面基本类似的形状。一个此类形状可例如为矩形，其作为替代实施例示例显示于图11(a)及11(b)中。具有与鳍片的形状基本类似的形状的源极/漏极区的形成还可增强源极/漏极区向鳍片沟道区施加拉伸应变的效果，如下面更详细所述。

图6(a)及6(b)示意显示依据本发明的实施例在图5(a)及5(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤。在外延形成完全松弛的SiGe源漏极区以后，该源极/漏极区可经进一步处理以产生内部压缩应变，其因此可导致向栅极结构下面所覆盖的Si鳍片沟道区施加拉伸应变。更具体而言，作为在源极/漏极区产生内部压缩应变的非限制性例子，可形成或创建覆盖层，尤其硅覆盖层，以包围并基本覆盖该外延生长的源极/漏极区。如图6(a)中示意显示，可外延生长硅覆盖层411、421、431及441以包覆下面的源极/漏极区311、321、331及341，该些源极/漏极区本身具有大量的堆垛层错及位错。硅覆盖层411、421、431及441可经形成以具有足够厚的厚度，从而在其外延形成期间在源极/漏极区311、321、331及341内部开始产生压缩应变。例如，硅覆盖层的厚度可在约5纳米至约30纳米范围内，以对下面的SiGe源极/漏极区产生足够的压缩应变。至少由于在所形成的Si覆盖层的晶格常数与被该Si覆盖层覆盖的该SiGe源极/漏极区的晶格常数之间的差别，可在该SiGe源极/漏极区内部产生压缩应变。例如，从具有比纯Si的晶格常数大大约2％的晶格常数的完全松弛的SiGe，该源极/漏极区可应变以具有约0.2％的晶格常数(尽管仍大于纯Si的晶格常数)，从而经历净晶格常数变化以及因此-1.8％的压缩应变。

在替代实施例中，如图11(a)及11(b)中示意显示，其中，该SiGe源极/漏极区经形成以具有与该硅鳍片沟道区的剖面基本类似的形状。图12(a)及12(b)中示意显示所形成的硅覆盖层，其中，该SiGe源极/漏极区中的压缩应变可在更靠近该硅鳍片沟道区的区域中产生，从而增强该SiGe源极/漏极区向该硅鳍片沟道区施加拉伸应变的有效性。

图7(a)及7(b)示意显示依据本发明的实施例在图6(a)及6(b)中所示的步骤之后，制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤。更具体而言，在形成硅覆盖层411、421、431及441期间，由于晶格不匹配，所形成的硅覆盖层开始向其覆盖的该SiGe源极/漏极区施加压缩应变，且完全松弛的事实促进该SiGe源极/漏极区“崩溃”为源极及漏极312、322、332及342。这因此导致对位于该栅极结构下面并紧邻该源极/漏极区的该Si鳍片沟道区施加拉拽作用。此拉拽作用在该硅沟道区内部产生拉伸应变，其通常被认为有利于增加n型finFET晶体管中的载流子的迁移率。在一个例子中，经测试，由于处于压缩应变下的相邻SiGe源极/漏极区，该硅鳍片沟道区经历至少0.7％的拉伸应变。

图8显示制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤的示例立体图，其与如上所述的图3(a)及3(b)中示意显示的步骤非常相似；图9显示制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤的立体图，其与如上所述的图4(a)及4(b)中示意显示的步骤非常相似；以及图10显示制造具有一个或多个n型块体finFET的半导体装置的方法的一个步骤的立体图，其与如上所述的图5(a)及5(b)中示意显示的步骤非常相似。

图13(a)示意显示依据本发明的实施例制造的n型块体finFET的沟道、源极及漏极区中的应变。不同类型的箭头表示该硅鳍片沟道区111经历拉伸应变而该SiGe源极/漏极区经历压缩应变。图13(b)显示沿finFET的鳍片区的垂直方向测试的应变测量结果，其中，其SiGe区形成有硅覆盖层或没有硅覆盖层。垂直穿过栅区对应区域、隔离区并进入衬底区进行测量。测试结果清楚地表明，通过施加硅覆盖层，鳍片沟道区经历拉伸应变增加，在靠近鳍片的顶部的区域中高达0.7％应变。应变强度沿着朝向衬底101的垂直方向降低。

尽管这里显示并说明本发明的特定特征，但本领域的普通技术人员会作许多修改、替代、变更以及等同。因此，应当理解，所附权利要求意图涵盖落入本发明的精神范围内的所有此类修改及变更。