一种无缝多晶硅插塞的形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种无缝多晶硅插塞(seam free poly plug)的形成方法。

背景技术：

三维数据型存储技术(3D-NAND)以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的的存储器，已经成为新兴存储器设计和生产的主流工艺。

目前，在3D NAND结构的制备工艺中，如图1a～1d所示，首先采用原子层沉积(Atomic Layer Deposition，简称ALD)的方法于接触孔(channel hole)4中充满氧化物5，其次回刻(Recess etch back)该氧化物5，以将该接触孔4的部分侧壁予以暴露，之后于接触孔4中沉积多晶硅(poly)以形成多晶硅插塞(poly plug)6；其中，1为介质层、2为牺牲层、3为氧化物薄膜。如图2a～2c所示，由于接触孔4的纵截面一般呈弯曲状(bowing profile)，这会导致氧化物5中产生缝隙(seam)，而干法刻蚀移除(Dry etch recess)部分氧化物5的工艺会加剧(enhance)产生缝隙，这会导致后来沉积的多晶硅插塞6产生缝隙，进而影响阈值电压和亚阈值斜率，这是本领域技术人员所不期望见到的。

技术实现要素：

针对上述存在的问题，本发明公开了一种无缝多晶硅插塞的形成方法，包括：

步骤S1，提供一形成有接触孔的半导体结构；

步骤S2，于所述接触孔中形成覆盖所述接触孔侧壁的氧化物，并回刻所述氧化物以于所述接触孔中形成氧化层，且所述氧化层具有纵截面轮廓上大下小的开口；

步骤S3，于所述半导体结构之上沉积氧化物以充满所述接触孔；

步骤S4，回刻所述氧化物以暴露所述接触孔的部分侧壁；

步骤S5，继续于所述半导体结构之上沉积多晶硅以形成所述多晶硅插塞。

上述的无缝多晶硅插塞的形成方法，其中，所述方法应用于3DNAND结构的制备工艺中。

上述的无缝多晶硅插塞的形成方法，其中，所述步骤S2包括：

于所述半导体结构之上沉积所述氧化物以充满所述接触孔；

刻蚀所述氧化物以形成中间开口的氧化层；

继续对所述氧化层的顶部进行刻蚀工艺，以形成所述具有所述上大下小的开口的氧化层，且所述氧化层将所述接触孔的底部及其侧壁均予以覆盖。

上述的无缝多晶硅插塞的形成方法，其中，所述步骤S2和步骤S3中，采用原子层沉积的方法于所述半导体结构之上沉积氧化物。

上述的无缝多晶硅插塞的形成方法，其中，所述刻蚀工艺为等离子刻蚀工艺。

上述的无缝多晶硅插塞的形成方法，其中，采用NH3进行所述等离子刻蚀工艺。

上述的无缝多晶硅插塞的形成方法，其中，所述氧化物为二氧化硅。

上述的无缝多晶硅插塞的形成方法，其中，所述接触孔的纵截面轮廓呈弯曲状。

上述的无缝多晶硅插塞的形成方法，其中，所述步骤S4中，采用干法刻蚀工艺回刻所述氧化物以暴露所述接触孔的部分侧壁。

上述的无缝多晶硅插塞的形成方法，其中，所述步骤S5中，采用化学气相沉积法于所述半导体结构之上沉积多晶硅以形成所述多晶硅插塞。

上述发明具有如下优点或者有益效果：

本发明公开了一种无缝多晶硅插塞的形成方法，可应用于3DNAND结构的制备工艺中，通过在接触孔中形成具有上大下小的锥形开口的氧化层，并利用氧化物完全填充该锥形开口，使得后来沉积的多晶硅插塞不会产生缝隙，进而改善了阈值电压(Vth)和亚阈值斜率(SS)。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。

图1a～1d是本发明传统技术中多晶硅插塞的形成方法的流程结构示意图；

图2a是图1b的电镜示意图；

图2b是图1c的电镜示意图；

图2c是图1d的电镜示意图；

图3是本发明实施例中多晶硅插塞的形成方法的流程图；

图4a～4f是本发明实施例中多晶硅插塞的形成方法的流程结构示意图。

图5a是图4c的电镜示意图；

图5b是图4d的电镜示意图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。

如图3所示，本实施例涉及一种无缝多晶硅插塞的形成方法，可应用于3D NAND结构的制备工艺中，具体的，该方法包括如下步骤：

步骤一，提供一形成有接触孔104的半导体结构，在本发明的实施例中，该接触孔104的纵截面轮廓呈弯曲状；具体的，该半导体结构包括衬底(图中未示出)、交叠设置于衬底之上的介质层101和牺牲层102，且该介质层101和牺牲层102形成一堆叠结构，形成于堆叠结构之上的氧化物薄膜103以及贯穿该氧化物薄膜103至堆叠结构中的接触孔104；进一步的，该半导体结构还包括其他的膜层，由于该半导体结构并非本发明改进的重点，因此对其具体的膜层以及制备工艺便不予以赘述；如图4a所示的结构。

步骤二，于接触孔104中形成覆盖接触孔104侧壁的氧化物105(此时氧化物105形成覆盖接触孔104侧壁的侧墙(spacer)，并回刻氧化物105以于接触孔104中形成氧化层，且氧化层具有纵截面轮廓上大下小的开口(例如该开口为上大下小，纵截面轮廓呈锥形的开口(taper profile))；如图4c和5a所示的结构。

在本发明一个优选的实施例中，上述步骤二具体包括：首先，采用原子层沉积的方法于半导体结构之上沉积氧化物105以充满接触孔104；其次刻蚀氧化物以形成中间开口的氧化层；如图4b所示的结构；之后继续对氧化层的顶部进行等离子刻蚀工艺，以形成具有上大下小的开口的氧化层，且氧化层将接触孔104的底部及其侧壁均予以覆盖；如图4c和5a所示的结构。

优选的，采用NH3进行上述的等离子刻蚀工艺。

具体的，在采用NH3进行上述的等离子刻蚀工艺以移除部分的氧化物105使得氧化层形成锥形轮廓开口的过程中，等离子偏置功率(The HDP bias power)大约为1000W，刻蚀工具(the etch tool)的功率为5000～10000W，此时等离子体可能会损坏位于接触孔底部的硅，但由于NF3反应不会产生聚合物(polymer)，因此不会对硅造成损坏。

NF3反应的反应式为NF₃→N₂+F

F+SiO₂→O₂+SiF₄

步骤三，采用原子层沉积的方法于半导体结构之上沉积氧化物106以完全充满接触孔104；如图4d和5b所示的结构。

本发明通过调整作为侧墙的氧化物105的厚度以及等离子刻蚀制程形成具有上大下小的锥形开口的氧化层以利于第二次原子层气相沉积的氧化物106完全充满接触孔104，使得后来形成的多晶硅插塞无缝隙。

步骤四，回刻氧化物(包括部分氧化物105和部分氧化物106，一般情况下，氧化层105和氧化物106为同种氧化物，例如均为二氧化硅等)以暴露接触孔104的部分侧壁；如图4e所示的结构。

在本发明一个优选的实施例中，上述步骤四中，采用干法刻蚀工艺回刻氧化物以暴露接触孔104的部分侧壁。

步骤五，继续于半导体结构之上沉积多晶硅以形成充满(overfill)接触孔104的多晶硅插塞107。

在本发明一个优选的实施例中，步骤五中，采用化学气相沉积法于半导体结构之上沉积多晶硅以形成充满接触孔104的多晶硅插塞107。

本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。

以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。