直接带隙Ge沟道CMOS集成器件及其制备方法与流程

本发明涉及集成电路技术领域，特别涉及一种直接带隙ge沟道cmos集成器件及其制备方法。

背景技术：

传统的硅基cmos(complementarymetal-oxide-semiconductortransistor)技术以其低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域占据着主导地位并按照摩尔定律不断的向前发展。然而，随着半导体微纳加工技术的发展，当器件特征尺寸逐步进入纳米量级，进一步缩小晶体管的尺寸面临着越来越多的问题和挑战，如散热严重、电互连功耗大，寄生rc导致传输速度下降及mosfet器件迁移率下降等问题，都限制着集成电路的进一步发展。为了解决这些问题，一个新的发展趋势就是将现有成熟的微电子和光电子技术结合，充分发挥硅基微电子先进成熟的工艺技术、高密度集成、价格低廉以及光子极高的传输速率、高抗干扰性和低功耗的优势，实现硅基光电集成。同时，为了进一步提高cmos器件的载流子迁移率进而提高器件的驱动电流，新型高迁移率沟道材料的研究成为继续提高mosfet性能的新途径。

在众多新型半导体材料中，ge以其独有的优势受到了各研究机构的广泛关注。其优势包括：与si同为iv族元素且具有相同的晶体结构；具有4倍于si的空穴迁移率(1900cm²/vs)以及较高的电子迁移率(3900cm²/vs)；相对于化合物半导体材料更易于在si衬底上 集成。ge沟道mosfet以其高空穴迁移率也受到了业界的广泛关注。此外，近年来，随着器件尺寸的不断缩小，工作电压的不断降低，以及高k栅介质技术的逐步成熟，为ge沟道mosfet的应用提供了良好的条件。

在此背景下，gemosfet已成为提升cmos性能，延续摩尔定律的重要技术手段。而值得注意的是，由于应变技术在simosfet中的成功应用，将应变技术结合引入gemosfet也是gecmos技术的研究重点。研究发现，通过对ge材料施加一定的作用，可有效提升ge半导体的载流子迁移率。特别的，若进一步增加所施加应力强度，ge可由间接带隙半导体转变为直接带隙半导体，其载流子迁移率将获得进一步增强。以直接带隙ge为沟道的cmos器件，不仅能提高其载流子迁移率和驱动电流，而且与当前微电子主流工艺完全兼容，为高速器件与电路提供了又一新的技术发展途径。

然而，目前面临的关键问题在于如何制备较大应变的ge材料实现ge材料带隙类型的转变，以及如何设计、实现高载流子迁移率的直接带隙gecmos器件。

技术实现要素：

因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种直接带隙ge沟道cmos集成器件及其制备方法。

具体地，本发明一个实施例提出的一种直接带隙ge沟道cmos集成器件的制备方法，包括：

s101、选取n型掺杂单晶硅(001)衬底；

s102、在275℃～325℃下在所述单晶si衬底上外延生长厚度为50nm第一ge层，以避免晶体质量损失；

s103、在500℃～600℃下，在所述第一ge层上生长厚度为900～950nm的第二ge层；

s104、在750℃～850℃下，在h2气氛中退火10～15分钟；

s105、在75℃的h2o2溶液中，浸入时间为10分钟，在所述第二ge层表面形成geo2钝化层；

s106、利用cvd工艺淀积层厚度为150～200nm的si3n4层；

s107、光刻浅槽隔离区，利用干法刻蚀工艺，在所述si3n4层、所述geo2钝化层、所述第二ge层内刻蚀出深度为300～500nm的浅槽；

s108、利用cvd工艺在750℃～850℃下，在所述浅槽内淀积sio2材料，将所述沟槽填满；

s109、利用cmp工艺去除所述si3n4层表面的sio2材料，并在180℃条件下利用热磷酸湿法工艺刻蚀所述si3n4层；

s110、利用离子注入工艺在所述geo2钝化层表面特定区域注入b离子，形成p型区域从而形成nmos有源区；

s111、在250℃～300℃下，采用原子层淀积工艺淀积厚度为2～3nm的hfo2材料作为栅介质层；

s112、采用cvd工艺，在750℃～850℃下生长厚度为110nmtan材料作为栅极层；

s113、利用选择性刻蚀工艺刻蚀指定区域的所述tan材料、所述 hfo2材料及所述geo2钝化层形成nmos栅极和pmos栅极；

s114、在所述第二ge层和所述nmos栅极和所述pmos栅极表面淀积厚度为10～20nm的sio2材料；

s115、利用cvd工艺在所述sio2材料表面淀积厚度为20～30nm的si3n4材料；

s116、采用选择性刻蚀工艺刻蚀除所述nmos栅极和所述pmos栅极顶部及侧墙处所以外的sio2材料和si3n4材料，在所述nmos栅极表面和所述pmos栅极表面形成栅极保护层；

s117、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述nmos栅极表面和所述pmos栅极表面的光刻胶；

s118、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二ge层，形成ge台阶；

s119、去除表面光刻胶；

s120、在500℃～600℃下，以硅烷、锗烷为气源，采用化学气相淀积工艺在所述ge台阶周围生长厚度为20nm的si0.5ge0.5材料；

s121、利用湿法刻蚀工艺去除所述sio2材料和所述si3n4材料形成的所述栅极保护层；

s122、在表面涂抹光刻胶，利用自对准工艺进行b离子注入形成pmos源漏极，去除光刻胶；

s123、在表面涂抹光刻胶，利用自对准工艺进行p离子注入形成nmos源漏极，去除光刻胶；

s124、利用cvd工艺淀积厚度为20～30nm的bpsg以形成介质 层；

s125、采用硝酸和氢氟酸刻蚀所述介质层形成pmos源漏接触孔和nmos源漏接触孔；

s126、利用电子束蒸发工艺淀积厚度为10～20nm金属w，形成pmos源漏接触和nmos源漏接触；

s127、利用选择性刻蚀工艺刻蚀掉指定区域的金属w，形成源漏区电极，最终形成所述改性ge沟道nmos器件。

本发明另一个实施例提出的一种直接带隙ge沟道cmos集成器件，包括：si衬底层、第一ge层、第二ge层及si0.5ge0.5层、geo2钝化层、hfo2栅介质层、tan栅极层；其中，所述直接带隙ge沟道cmos集成器件由上述实施例所述的方法制备形成。

本发明另一个实施例提出的一种直接带隙ge沟道cmos集成器件的制备方法，包括：

选取si衬底；

在所述si衬底表面生长第一ge层；

在所述第一ge层表面生长第二ge层；

在所述第二ge层内形成浅沟槽隔离；

在所述第二ge层特定区域注入b离子形成nmos有源区；

在所述第二ge层表面连续生长栅介质层和栅极层，选择性刻蚀工艺刻蚀所述栅介质层和所述栅极层形成pmos栅极和nmos栅极；

在所述pmos栅极和所述nmos栅极表面形成栅极保护层；

刻蚀所述第二ge层在所述pmos栅极和nmos栅极位置处形成 ge台阶；

采用外延工艺在所述第二ge层表面生长si0.5ge0.5层；

去除所述栅极保护层，利用离子注入工艺形成pmos源漏极和nmos源漏极；

在所述pmos源漏极和所述nmos源漏极表面淀积金属形成接触区，以最终形成所述直接带隙ge沟道cmos集成器件。

在发明的一个实施例中，所述第一温度小于所述第二温度。

在发明的一个实施例中，所述第一温度的范围为275℃～325℃；所述第二温度的范围为500℃～600℃。

在本发明的一个实施例中，在所述第二ge层内形成浅沟槽隔离，包括：

利用cvd工艺淀积si3n4层；

光刻浅槽隔离区，利用干法刻蚀工艺，在所述si3n4层、所述第二ge层内刻蚀形成浅槽；

利用cvd工艺在所述浅槽内淀积sio2材料，将所述沟槽填满；

利用cmp工艺去除所述si3n4层表面的sio2材料，并利用热磷酸湿法工艺刻蚀所述si3n4层。

在本发明的一个实施例中，在所述pmos栅极和所述nmos栅极表面形成栅极保护层，包括：

在所述第二ge层、所述pmos栅极和所述nmos栅极表面淀积sio2材料；

利用cvd工艺在所述sio2材料表面淀积si3n4材料；

采用选择性刻蚀工艺刻蚀除所述pmos栅极和所述nmos栅极顶部及侧墙处所以外的所述sio2材料和所述si3n4材料，在所述pmos栅极和所述nmos栅极表面形成栅极保护层。

在本发明的一个实施例中，刻蚀所述第二ge层在所述pmos栅极和nmos栅极位置处形成ge台阶，包括：

在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述pmos栅极和nmos栅极表面的光刻胶；

利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二ge层，形成所述ge台阶；

去除表面光刻胶。

在本发明的一个实施例中，在所述第二ge层表面生长si0.5ge0.5层，包括：

在500℃～600℃下，以硅烷、锗烷为气源，采用化学气相淀积工艺在所述ge台阶周围生长厚度为20nm的si0.5ge0.5材料。

本发明另一个实施例提出的一种直接带隙ge沟道cmos集成器件，si衬底层、第一ge层、第二ge层及si0.5ge0.5层、geo2钝化层、hfo2栅介质层、tan栅极层；其中，所述直接带隙ge沟道cmos集成器件由上述实施例所述的方法制备形成。

上述实施例，基于现有工艺条件实现的ge改性方式及直接带隙ge作为沟道的cmos器件制备方法，有效地提升了cmos器件的载流子迁移率。而且直接带隙ge材料由于其载流子复合效率大幅提高，还可应用于光子器件有源层。因此，本发明所提出的直接带隙ge cmos还具有单片光电集成的优势。具体优点如下：

1、本发明cmos器件的工艺方法与现有si集成电路工艺兼容，在工艺制造、降低成本方面具有十分明显的优势；

2、本发明基于低温-高温两步生长法制备ge材料，并利用选择性外延sige引入张应力，得到的直接带隙ge材料晶体质量高；

3、本发明cmos的沟道材料为直接带隙ge材料，相对于传统ge材料载流子迁移率有了很大提升，从而提高了cmos器件的电流驱动与频率特性；

4、本发明实现的直接带隙ge材料，其载流子迁移率高，可应用于单片光电集成，可增强电路功能、速度等关键性能。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为本发明实施例提供的一种直接带隙ge沟道cmos集成器件的工艺流程图；

图2为本发明实施例提供的一种直接带隙ge结构的俯视示意图；

图3a-图3z为本发明实施例提供的一种直接带隙ge沟道cmos集成器件的工艺示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

实施例一

请参见图1，图1为本发明实施例提供的一种直接带隙ge沟道cmos集成器件的工艺流程图。该方法包括如下步骤：

步骤a、选取si衬底；

步骤b、在所述si衬底表面生长第一ge层；

步骤c、在所述第一ge层表面生长第二ge层；

步骤d、在所述第二ge层内形成浅沟槽隔离；

步骤e、在所述第二ge层特定区域注入b离子形成nmos有源区；

步骤f、在所述第二ge层表面连续生长栅介质层和栅极层，选择性刻蚀工艺刻蚀所述栅介质层和所述栅极层形成pmos栅极和nmos栅

步骤g、在所述pmos栅极和所述nmos栅极表面形成栅极保护层；

步骤h、刻蚀所述第二ge层、所述pmos栅极和nmos栅极位置处形成ge台阶；

步骤i、采用外延工艺在所述第二ge层表面生长si0.5ge0.5层；

步骤j、去除所述栅极保护层，利用离子注入工艺形成pmos源漏极和nmos源漏极；

步骤k、在所述pmos源漏极和所述nmos源漏极表面淀积金属形成接触区，以最终形成所述直接带隙ge沟道cmos集成器件。

其中，步骤b和步骤c中，所述第一温度小于所述第二温度。进一步地，所述第一温度的范围为275℃～325℃；所述第二温度的范围为500℃～600℃。

可选地，步骤d具体可以包括：

步骤d1、利用cvd工艺淀积si3n4层；

步骤d2、光刻浅槽隔离区，利用干法刻蚀工艺，在所述si3n4层、所述第二ge层内刻蚀形成浅槽；

步骤d3、利用cvd工艺在所述浅槽内淀积sio2材料，将所述沟槽填满；

步骤d4、利用cmp工艺去除所述si3n4层表面的sio2材料，并利用热磷酸湿法工艺刻蚀所述si3n4层

可选地，步骤g具体包括：

步骤g1、在所述第二ge层、所述pmos栅极和所述nmos栅极表面淀积sio2材料；

步骤g2、利用cvd工艺在所述sio2材料表面淀积si3n4材料；

步骤e3、采用选择性刻蚀工艺刻蚀除所述pmos栅极和所述nmos栅极顶部及侧墙处所以外的所述sio2材料和所述si3n4材料，在所述pmos栅极和所述nmos栅极表面形成栅极保护层。

可选地，步骤h，包括：

步骤h1、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻 胶，保留所述pmos栅极和nmos栅极表面的光刻胶；

步骤h2、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二ge层，形成所述ge台阶；

步骤h3、去除表面光刻胶。

其中，对于步骤，具体工艺可以为：

在500℃～600℃下，以硅烷、锗烷为气源，采用化学气相淀积工艺在所述ge台阶周围生长厚度为20nm的si0.5ge0.5材料；其中，sih4体积流量为5ml/min,geh4体积流量为2ml/min，生长时间为1h。

本发明的工作原理具体为：

改性ge技术是一种通过在单晶ge中引入一定的应力使其由间接带隙转变为直接带隙半导体材料，进一步提高其载流子迁移率的技术。改性ge材料，由于能级分裂、有效质量减小等，其载流子迁移率进一步提高，应用于微电子器件及其集成电路，速度将显著提升；在一定条件下，改性ge甚至可发生带隙转化，由间接带隙材料变为直接带隙材料，其载流子复合效率大幅提高，应用于光电子器件，其发光效率将大幅提升；同时，直接带隙情况下ge材料载流子迁移率高，该改性材料应用于硅基单片光电集成，可增强电路功能、速度等关键性能。目前，国内外重点研究的ge改性技术有如下三类：①、通过低强度张应力和n型掺杂的调节，将ge材料改性为准直接带隙的材料；②、施加高强度张应力，使ge材料转变为直接带隙材料；③、采用合金化的手段(典型的如gesn合金)，获得直接带隙改性ge材料。理想的应力引入方式应该具有应力可调、工艺兼容、晶格 无缺陷等优点，选择恰当的应力引入方法是制备高性能应变gecmos器件的前提。

基于这些原则，请参见图2，图2为本发明实施例提供的一种直接带隙ge结构的俯视示意图。本发明通过在ge周围选择性外延锗硅(sige)引入张应力，获得了较高质量的直接带隙ge材料。具体原理是由于ge的晶格常数比sige材料要大，在源漏区域下方的sige材料将被迫适应ge材料的晶格常数，因此sige横向晶格将受到张应力；而在源漏区域上方的sige材料由于厚度较厚，已经达到弛豫状态。由于器件总长度保持不变，随着sige横向晶格的缩小，导致中心区域的ge材料将受到张应力。此外，直接使用ge材料作为衬底价格昂贵，不利于大规模应用。目前的解决方法是在si衬底上制备ge外延层，而外延ge材料最常见的方法是低温-高温两步生长法。该方法先低温外延一薄层ge，抑制由于大的晶格失配引起的岛状生长。再高温生长主体ge外延层。与传统渐变缓冲层生长方法相比，该方法减小了渐变层厚度，并且使得ge外延层表面粗糙度显著降低。

综上，本发明基于现有工艺条件实现的ge改性方式及直接带隙ge作为沟道的cmos器件制备方法，有效地提升了cmos器件的载流子迁移率。而且直接带隙ge材料由于其载流子复合效率大幅提高，还可应用于光子器件有源层。因此，本发明所提出的直接带隙gecmos还具有单片光电集成的优势。

实施例二

请参见图3a-图3z，图3a-图3z为本发明实施例提供的一种直接 带隙ge沟道cmos集成器件的工艺示意图，在上述实施例的基础上，本实施例将较为详细地对本发明的工艺流程进行介绍。该方法包括：

s101、衬底选取：如图3a所示，选取n型硅(si)衬底片001为初始材料，并进行表面清洗，以去除保护层和杂质。

s102、两步法生长锗外延层：

s1021、利用化学气相淀积(cvd)的方法，在衬底上，以低、高温两部法生长n型ge(001)薄膜，掺杂浓度为1～5×10¹⁶cm^-3；

s1022、如图3b所示,在275～325℃下生长一层50nm厚的“低温”ge((lt-ge)薄膜002。大部分弹性应力的弛豫发生在小于10纳米的低温ge层，但为避免晶体质量损失需要厚度较大(大于27纳米)的低温ge层。因此本发明将lt-ge层设定为50nm。低的生长温度同时抑制了三维ge岛的形成和位错形成的弛豫应力；

s1023、如图3c所示，在500～600℃的生长温度下，淀积900-950nm的ge层003；

s1024、为提高晶格质量，在h2气氛中750～850℃退火(在一个固定的温度或循环)不超过10–15分钟。

s1025、为了在ge沟道与mos氧化层界面处获得良好的电学特性和稳定性，需要在ge表面形成一层geo2钝化层。方法是将衬底放在75℃的h2o2溶液中，浸入时间为10分钟，在ge表面将形成一层很薄的geo2钝化层004，如图3d所示。

s103、浅槽隔离技术：

s1031、图3e所示，利用cvd的方法，淀积一层厚度约为200nm 的si3n4005作为化学机械抛光的停止层；

s1032、图3f所示，光刻浅槽隔离区，利用干法刻蚀工艺，nmos和pmos器件隔离区刻蚀出深度为300～500nm的浅槽；利用cvd的方法，在750～850℃下，在晶圆表面淀积二氧化硅(sio2)006，填满浅槽；

s1033、图3g所示，用化学机械抛光的方法去除表面的氧化层，并在180℃条件下用热磷酸湿法刻蚀除去si3n4。

s104、形成p阱：

如图3h所示，光刻胶007成型以阻挡离子注入，再进行硼离子注入，形成局部p型区域，用于制造nmos管。

s105、形成cmos栅极：

s1051、如图3i所示，采用原子层淀积(ald)的方法，在250～300℃下，淀积2～3nm厚的氧化铪(hfo2)层008；

s1052、如图3j所示，利用化学气相淀积(cvd)的方法在750～850℃下，表面淀积一层110nm厚的氮化钽(tan)009；

s1053、如图3k所示，使用氯基等离子体通过光刻和蚀刻其他区域的hfo2和tan形成栅极区。

s106、保护栅极。栅极在进行源漏刻蚀以及选择性锗硅外延生长的过程中必须得到保护。

s1061、如图3l所示，在栅极表面淀积一层薄的sio2层010，厚度约为10nm；

s1062、如图3m所示，用化学气相沉积法淀积厚度为20～30nm 的si3n4层011作为牺牲保护层，其作用是在源漏区域刻蚀和选择性锗硅外延生长过程中保护栅极不受损害，另外不影响源漏离子注入的自对准工艺；

s1063、如图3n所示，刻蚀除栅极之外的sio2和sin层。

s107、选择性外延sige材料。

s1071、光刻，涂胶并选择区域曝光。如图3o所示，在中心保留区域的光刻胶012，四周的光刻胶被刻蚀掉；

s1072、刻蚀ge材料。如图3p所示，在cf4和sf6气体环境中，采用感应耦合等离子体(icp)方法刻蚀。中心区域由于光刻胶的抗刻蚀性，中心的ge材料得以保留；刻蚀栅极的四周区域；

s1073、在500～600℃下，以硅烷、锗烷为气源，采用化学气相淀积(cvd)技术在暴露出的si衬底上生长一层20nm厚的si0.5ge0.5层013，其中，sih4体积流量为5ml/min,geh4体积流量为2ml/min，生长时间为1h，图3q是其俯视图主视图如图3r所示；

s1074、如图3s示，采用湿法刻蚀方式去除栅极覆盖的si3n4和sio2。

s108、形成cmos源漏区域：

s1081、离子注入形成pmos源漏区。如图3t所示，在nmos器件指定区域涂胶015，采用自对准工艺，对pmos的源漏区进行硼(b)注入，形成源漏区，之后在250～300℃氮气环境下快速热退火(rta)30s，形成源漏极；

s1082、离子注入形成nmos源漏区。如图3u所示，在pmos 器件指定区域涂胶016，采用自对准工艺，对nmos的源漏区进行磷(p)注入，形成源漏区，之后在250～300℃氮气环境下快速热退火(rta)30s，形成源漏极。

s109、淀积cmos电极：

s1091、淀积介质层。如图3v所示，采用化学气象淀积(cvd)淀积20～30nm的bpsg，形成介质层(pmd)017，掺bpsg能俘获移动离子，以防止它们扩散到栅极而损害器件性能；

s1092、刻蚀接触孔。如图3w所示，用硝酸和氢氟酸刻蚀bpsg形成源漏接触孔；

s1093、淀积金属。如图3x所示，利用电子束蒸发淀积10～20nm厚的钨(w)018，形成源漏接触；

s1094、刻蚀金属。如图3y所示，利用刻蚀工艺刻选择性蚀掉指定区域的金属w，采用化学机械抛光(cmp)进行平坦化处理；

s1095、钝化。如图3z所示，采用化学气象淀积(cvd)淀积20～30nm的氮化硅019，用于钝化电介质。

实施例三

请参见图3z，本发明实施例提供的一种直接带隙ge沟道cmos集成器件，包括：si衬底层、第一ge层、第二ge层及si0.5ge0.5层、geo2钝化层、hfo2栅介质层、tan栅极层；其中，所述直接带隙ge沟道cmos集成器件由上述实施例所述的方法制备形成。

综上所述，本文中应用了具体个例对本发明直接带隙ge沟道cmos集成器件及其制备方法的原理及实施方式进行了阐述，以上实 施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。