SOI器件及其制作方法与流程

本发明涉及半导体制造技术领域，特别涉及一种SOI器件及其制作方法。

背景技术：

绝缘体上的硅(SOI，Silicon on Insulator)结构与常规的体硅衬底(bulk substrate)相比具有诸多优点，例如，消除了闩锁效应，减小了器件的短沟道效应，改善了抗辐照能力等等。因此，采用SOI衬底来制作MOSFET，是半导体制造中常用的技术之一，采用SOI衬底制作的MOSFET可称为SOI MOSFET。

SOI MOSFET可分为全耗尽(FD，Full Depleted)SOI MOSFET和部分耗尽(PD，Partial Depleted)SOI MOSFET。SOI技术带来器件和电路性能提高的同时，也不可避免的带来了不利的影响，其中最大的问题在于部分耗尽SOI器件的浮体效应(floating body effect)。当器件顶层硅膜的厚度大于最大耗尽层的宽度时，由于结构中埋入氧化层(BOX，buried oxidation)的隔离作用，器件开启后一部分没有被耗尽的硅膜将处于电学浮空的状态形成浮体结构，这种浮体结构会给器件特性带来显著的影响，称之为浮体效应。浮体效应会引起kink效应、漏击穿电压降低、反常亚阈值斜率等问题，从而影响器件性能。

如何抑制浮体效应，一直是SOI器件研究的热点之一。针对浮体效应的解决措施主要分为两类：一类是采用体接触方式使积累的空穴得到释放，一类是从工艺的角度出发采取源漏工程或衬底工程减轻浮体效应。所谓体接触，就是在使埋入氧化层上方、顶硅膜底部处于电学浮空状态的体区和外部相接触，使得空穴不能在该区域积累，因此这种结构可以成功的克服部分耗尽SOI MOSFET的浮体效应。

然而，现有技术提供的SOI器件中的浮体效应仍较明显，造成SOI器件性能较差。

技术实现要素：

本发明解决的问题是提供一种SOI器件及其制作方法，有效的抑制浮体效应，提高SOI器件的电学性能。

为解决上述问题，本发明提供一种SOI器件，包括：包括顶层半导体层的SOI衬底，所述顶层半导体层内掺杂有第一掺杂离子，所述第一掺杂离子为N型离子或P型离子；所述顶层半导体层包括依次排列的第一区域、第二区域以及第三区域；位于所述第一区域顶层半导体层上的第一栅极，且暴露出第一区域部分顶层半导体层；位于所述第三区域顶层半导体层上的第二栅极，所述第二栅极与所述第一栅极相对平行排列，且暴露出第三区域部分顶层半导体层；位于所述第二区域顶层半导体层上的第三栅极，所述第三栅极与所述第一栅极以及第二栅极相连；位于所述第三栅极两侧的第二区域顶层半导体层内的源漏掺杂区；位于所述第一栅极暴露出的第一区域顶层半导体层内的第一体接触区，所述第一体接触区内掺杂有与所述第一掺杂离子类型相同的第二掺杂离子，且所述第二掺杂离子浓度大于第一掺杂离子浓度；位于所述第二栅极暴露出的第三区域顶层半导体层内的第二体接触区，所述第二体接触区内掺杂有与所述第一掺杂离子类型相同的第三掺杂离子，且所述第三掺杂离子浓度大于第一掺杂离子浓度。

可选的，所述第一体接触区以及第二体接触区位于所述第三栅极的同一侧。

可选的，位于所述第三栅极一侧的源漏掺杂区的宽度为第一宽度，所述第一宽度等于第一栅极与第二栅极之间的距离；位于所述第三栅极另一侧的源漏掺杂区的宽度为第二宽度，所述第二宽度等于第一栅极与第二栅极之间的距离，且所述第二宽度等于第一宽度。

可选的，位于所述第三栅极一侧的源漏掺杂区作为源极，且所述源极与所述第一体接触区以及第二体接触区位于所述第三栅极的同一侧。

可选的，所述SOT器件还包括，位于所述第一体接触区、第二体接触区以及源漏掺杂区上的金属硅化物层，且所述金属硅化层电连接所述第一体接触区、第二体接触区以及源极。

可选的，所述SOI器件还包括，位于所述第一体接触区上、第二体接触区上、第一栅极上、第二栅极上以及源漏掺杂区上的导电插塞。

可选的，所述第一体接触区与所述第二体接触区分别位于所述第三栅极相对的两侧。

本发明还提供一种SOI器件的制作方法，包括：提供包括顶层半导体层的SOI衬底，所述顶层半导体层内掺杂有第一掺杂离子，所述第一掺杂离子为N型离子或P型离子；所述顶层半导体层包括依次排列的第一区域、第二区域以及第三区域；在所述第一区域顶层半导体层上形成第一栅极，且暴露出第一区域部分顶层半导体层；在所述第三区域顶层半导体层上形成第二栅极，所述第二栅极与第一栅极相对平行排列，且暴露出第三区域部分顶层半导体层；在所述第二区域顶层半导体层上形成第三栅极，所述第三栅极与所述第一栅极以及第二栅极相连；在所述第三栅极两侧的第二区域顶层半导体层内形成源漏掺杂区；对所述暴露出的第一区域顶层半导体层进行掺杂处理，形成第一体接触区，所述第一体接触区内掺杂有与所述第一掺杂离子类型相同的第二掺杂离子，且所述第二掺杂离子浓度大于第一掺杂离子浓度；对所述暴露出的第三区域顶层半导体层进行掺杂处理，形成第二体接触区，所述第二体接触区内掺杂有与所述第一掺杂离子类型相同的第三掺杂离子，且所述第三掺杂离子浓度大于第一掺杂离子浓度。

可选的，在同一道工艺步骤中，形成所述第一体接触区以及第二体接触区；形成所述第一体接触区以及第二体接触区的步骤包括：在所述第二区域顶层半导体层上形成光刻胶层；以所述光刻胶层为掩膜，对所述暴露出的第一区域顶层半导体层以及暴露出的第三区域顶层半导体层进行掺杂处理，在所述第一区域顶层半导体层内形成所述第一体接触区，同时在所述第三区域顶层半导体层内形成所述第二体接触区。

可选的，在同一道工艺步骤中，形成所述第一栅极、第二栅极以及第三栅极；形成所述第一栅极、第二栅极以及第三栅极的工艺步骤包括：在所述顶层半导体层上形成栅极膜；图形化所述栅极膜，形成所述第一栅极、第二栅极以及第三栅极。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的SOI器件的技术方案中，位于顶层半导体层上的栅极包括，位于第一区域的第一栅极、位于第三区域的第二栅极以及位于第二区域的第三栅极，且第三栅极与第一栅极以及第二栅极相连；位于第一栅极暴露出的第一区域顶层半导体层内的第一体接触区，所述第一体接触区可以释放第一栅极下方的体区内的空穴，并且还可以释放第三栅极下方体区内的空穴；位于第二栅极暴露出的第三区域顶层半导体层内的第二体接触区，所述第二体接触区可以释放第二栅极下方体区内的空穴，还可以释放第三栅极下方体区内的空穴。因此，本发明中SOI器件中体区内的空穴可以被及时有效的释放，且第三栅极下方体区内的空穴可以依据就近原则被第一体接触区或第二体接触区释放，使得第三栅极下方体区内空穴被释放时的传递路径短，从而使得SOI器件具有很强的抑制浮体效应的能力，显著的改善SOI器件的电学性能。

可选方案中，位于所述第三栅极一侧的源漏掺杂区作为源极，且所述源极与所述第一体接触区以及第二体接触区位于所述第三栅极的同一侧，使得通过在源极、第一体接触区以及第二体接触区上设置金属硅化物层，可以使所述源极与第一体接触区以及第二体接触区电连接，因此源极接地时第一体接触区和第二体接触区接地，使得第一体接触区和第二体接触区可以释放空穴，无需额外向第一接触区和第二接触区提供接地的条件。

附图说明

图1至图3为一种SOI器件的结构示意图；

图4为本发明一实施例提供的SOI器件的俯视结构示意图；

图5为图4中沿CC1方向的剖面结构示意图；

图6为图4中沿DD1方向的剖面结构示意图；

图7为图4中沿EE1方向的剖面结构示意图；

图8为图4中沿FF1方向的剖面结构示意图；

图9为本发明另一实施例提供的SOI器件的俯视结构示意图；

图10至图13为本发明一实施例提供的SOI器件形成过程的俯视结构示意图。

具体实施方式

根据背景技术，现有技术提供的SOI器件中浮体效应仍较明显。

现结合一种SOI器件进行分析，参考图1至图3，图1为俯视结构示意图，图2为图1中沿AA1方向的剖面结构示意图，图3为图1中沿BB1方向的剖面结构示意图，所述SOI器件包括：

SOI衬底，包括，底硅层101、位于底硅层101上的埋入氧化层102以及位于埋入氧化层102上的顶硅层(未标示)，所述顶硅层内具有掺杂离子以形成有源区108；还包括位于所述SOI衬底周围的隔离结构104，所述隔离结构104用于将SOI器件与其他器件电隔离开来；

位于所述顶硅层上的T型栅106，所述T型栅106与顶硅层之间还形成有栅介质层105；所述T型栅106由垂直相交的“一”型部以及“丨”型部构成，因此T型栅106将顶硅层划分为三个部分，所述三个部分分别用于形成位于顶硅层内的漏区113、源区123以及体接触区109，所述漏区113和漏区123的掺杂离子类型与有源区108的掺杂离子类型不同，且所述体接触区109的掺杂离子类型与有源区108的掺杂离子类型相同；还包括，分别与T型栅106、漏区113、源区123以及体接触区109电连接的若干导电插塞107。

需要说明的是，图2中，仅标出T型栅106下方的顶硅层区域为有源区108，实际上漏区113以及源区123也为对有源区108进行掺杂处理形成。

上述提供的SOI器件中，因浮体效应积累在体区中的空穴可以经由接地的体接触区109释放掉，从而抑制SOI器件的浮体效应，其中，所述体区主要位于T型栅106正下方的顶硅层内。

然而，上述SOI器件中仅包含有一个体接触区109，导致体接触区109难以及时将体区中积累的空穴全部释放掉，所述体接触区109释放的空穴数量有限，因此SOI器件中的浮体效应对电学性能的影响仍较大。

并且，所述体接触区109与T型栅106中“丨”型部下方的体区之间距离较远，使得“丨”型部下方体区内聚集的空穴被释放的路径远；特别是“丨”型部下方远离所述体接触区109的体区区域a与所述体接触区109的距离最远，所述体区区域a中空穴被释放的路径最远，使得所述体区区域a中的空穴被释放的能力最弱，严重影响SOI器件的电学性能。

为解决上述问题，本发明提供一种SOI器件，使得SOI器件中体区内聚集的空穴被及时释放，且释放体区内的空穴的能力强，从而有效的抑制浮体效应，改善SOI器件的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图8为本发明一实施例提供的SOI器件的结构示意图，其中，图4为俯视结构示意图，图5为图4中沿CC1方向的剖面结构示意图，图6为图4中沿DD1方向的剖面结构示意图，图7为图4中沿EE1方向的剖面结构示意图，图8为图4中沿FF1方向的剖面结构示意图。

所述SOI器件包括：

包括顶层半导体层(未标示)的SOI衬底，所述顶层半导体层内掺杂有第一掺杂离子，所述第一掺杂离子为N型离子或P型离子；所述顶层半导体层包括依次排列的第一区域I、第二区域II以及第三区域III，且所述第二区域II分别与第一区域I以及第三区域III相邻接；

位于所述第一区域I顶层半导体层上的第一栅极210，所述第一栅极210暴露出第一区域I部分顶层半导体层；

位于所述第三区域III顶层半导体层上第二栅极220，所述第二栅极220与所述第一栅极210相对平行排列，且暴露出第三区域III部分顶层半导体层；

位于所述第二区域II顶层半导体层上的第三栅极230，所述第三栅极230与所述第一栅极210以及第二栅极220相连；

位于所述第三栅极230两侧的第二区域II顶层半导体层内的源漏掺杂区213，所述源漏掺杂区213内的掺杂离子类型与所述第一掺杂离子类型不同；

位于所述第一栅极210暴露出的第一区域I顶层半导体层内的第一体接触区209，所述第一体接触区209内掺杂有与所述第一掺杂离子类型相同的第二掺杂离子，且所述第二掺杂离子浓度大于第一掺杂离子浓度；

位于所述第二栅极220暴露出的第三区域III顶层半导体层内的第二体接触区219，所述第二体接触区219内掺杂有与所述第一掺杂离子类型相同的第三掺杂离子，且所述第三掺杂离子浓度大于第一掺杂离子浓度。

以下将结合附图对本实施例提供的SOI器件进行详细说明。

所述SOI衬底除包括顶层半导体层外，还包括底层半导体层201以及位于底层半导体层201上的埋入氧化层202，其中，所述顶层半导体层位于所述埋入氧化层202上方。

其中，所述底层半导体层201的材料为硅、锗、锗化硅、砷化镓或镓化铟；所述埋入氧化层202的材料为氧化硅、氮化硅或氮氧化硅；所述顶层半导体层的材料为硅、锗、锗化硅、砷化镓或镓化铟。

本实施例中，所述底层半导体层201的材料为硅，所述埋入氧化层202的材料为氧化硅，所述顶层半导体层的材料为硅。

本实施例中，所述顶层半导体层内掺杂有第一掺杂离子，使得在顶层半导体层内形成有贯穿所述顶层半导体层的有源区208，所述有源区208可以为阱区。本实施例中，以提供的SOI器件为NMOS器件为例，所述第一掺杂离子为P型离子，所述有源区208为P型阱区，所述P型离子包括B、Ga或In。在其他实施例中，提供的SOI器件为PMOS器件时，所述第一掺杂离子为N型离子，所述有源区为N型阱区，所述N型离子包括P、As或Sb。

需要说明的是，图示中仅将第一栅极210、第二栅极220以及第三栅极230下方的顶层半导体层标示为有源区208，实际上源漏掺杂区213也有对有源区进行掺杂处理而形成的。

本实施例中，所述SOI器件还包括，位于所述SOI衬底上的隔离结构204，所述隔离结构204的深度大于或等于所述顶层半导体层的深度，使得所述隔离结构204可以将SOI器件与其他器件电隔离开来。

所述顶层半导体层与第一栅极210之间还具有栅介质层205，且所述顶层半导体层与第二栅极220之间具有栅介质层205，所述顶层半导体层与第三栅极230之间具有栅介质层205。

所述第一栅极210位于第一区域I顶层半导体层上，具体的，所述第一栅极210位于所述第一区域I有源区208上，且暴露出所述第一区域I部分顶层半导体层。

所述第一栅极210除位于第一区域I顶层半导体层上外，还位于所述第一区域I顶层半导体层一侧的隔离结构204上。

所述第一栅极210暴露出的第一区域I顶层半导体层内具有第一体接触区209。所述第一体接触区209内具有第二掺杂离子，所述第二掺杂离子的掺杂类型与第一掺杂离子掺杂类型相同，且所述第二掺杂离子浓度大于第一掺杂离子浓度。

本实施例中，所述第一掺杂离子为P型离子，相应的，所述第二掺杂离子为P型离子。在其他实施例中，所述第一掺杂离子为N型离子时，所述第二掺杂离子为N型离子。

在所述SOI器件处于工作状态时，位于所述第一栅极210下方的有源区208内形成体区，由于所述体区处于电学浮空状态而造成体区内会聚集空穴。本实施例中，所述第一栅极210暴露出的第一区域I顶层半导体层内具有第一体接触区209，所述第一体接触区209可以将所述体区内聚集的空穴释放掉。并且，由于所述第一体接触区209与所述第一区域I内的体区距离近，使得第一体接触区209可以有效且及时的释放所述第一区域I体区内的空穴，所述第一体接触区209释放第一区域I体区内空穴的能力强。

所述第二栅极220位于第三区域II顶层半导体层上，具体的，所述第二栅极220位于所述第三区域III有源区208上，且暴露出所述第三区域II部分顶层半导体层。

所述第二栅极220除位于第三区域III顶层半导体层上外，还位于第三区域III顶层半导体层一侧的隔离结构204上。

所述第二栅极220暴露出的第三区域III顶层半导体层内具有第二体接触区219。所述第二体接触区219内具有第三掺杂离子，所述第三掺杂离子的掺杂类型与第一掺杂离子掺杂类型相同，且所述第三掺杂离子浓度大于第一掺杂离子浓度。

本实施例中，所述第一掺杂离子为P型离子，相应的，所述第二三杂离子为P型离子。在其他实施例中，所述第一掺杂离子为N型离子时，所述第三掺杂离子为N型离子。

在所述SOI器件处于工作状态时，位于所述第二栅极210下方的有源区208内形成体区，由于所述体区处于电学浮空状态而造成体区内会聚集空穴。本实施例中，所述第二栅极220暴露出的第三区域III顶层半导体层具有第二体接触区219，所述第二体接触区219可以将所述体区内聚集的空穴释放掉。并且，由于所述第二体接触区219与所述第二区域II内的体区距离近，使得所述第二体接触区219可以有效且及时的释放所述第二区域II体区内的空穴，所述第二体接触区219释放第二区域II体区内空穴的能力强。

所述第三栅极230位于第二区域II顶层半导体层上，具体的，所述第三栅极230位于第二区域II有源区208上，且所述第三栅极230两侧的第二区域II顶层半导体层被暴露出来。

所述第一栅极210、第二栅极220以及第三栅极230构成H型栅。本实施例中，所述第三栅极230与所述第一栅极210相垂直，且还与第二栅极220相垂直。所述第三栅极230具有相对的两端，其中，所述第三栅极230一端与第一栅极210相连，另一端与第二栅极220相连。

所述第三栅极230两侧的顶层半导体层内具有源漏掺杂区213。所述源漏掺杂区213的掺杂离子类型与所述第一掺杂离子掺杂类型不同；本实施例中，所述第一掺杂离子为P型离子，所述源漏掺杂区213的掺杂离子为N型离子。

在所述SOI器件处于工作状态时，位于所述第三栅极230下方的有源区208内形成体区，由于所述体区处于电学浮空状态而造成体区内聚集电荷。本实施例中，所述第三栅极230一端具有第一体接触区209，所述第三栅极230另一端具有第二体接触区219，所述第一体接触区209可以释放所述第三栅极230下方体区内聚集的空穴，且所述第二体接触区219也可以释放第三栅极230下方体区内聚集的空穴；并且，所述第三栅极230下方体区内的空穴可以依据就近原则被第一体接触区209释放或者被第二体接触区219释放，使得第三栅极230下方体区内聚集的空穴可以及时有效的被释放，避免出现第三栅极230下方体区中远离体接触区的区域内的空穴难以被释放的问题，从而显著抑制浮体效应问题，改善SOI器件的电学性能。

在SOI器件处于工作状态时，位于第三栅极230一侧的源漏掺杂区213作为源极(source)时，则相应位于第三栅极230另一侧的源漏掺杂区213作为漏极(drain)。本实施例中，所述第一体接触区209以及第二体接触区219位于所述第三栅极230的同一侧，有利于提高所述SOI器件版图对称性。

并且，本实施例中，位于所述第三栅极230一侧的源漏掺杂区213作为源极，且所述源极与所述第一体接触区209以及第二体接触区219位于所述第三栅极230的同一侧。其好处包括：通过在源极、第一体接触区209以及第二体接触区219上设置金属硅化物层，可以将第一体接触区209、第二体接触区219以及源极电连接，使得通过接地的源极可以使第一体接触区209以及第二体接触区219接地，从而使得第一体接触区209以及第二体接触区219起到释放空穴的作用。

本实施例中，所述第一体接触区209与所述第二体接触区219相对于所述第二区域II对称分布，且所述第一栅极210与第二栅极220相对于所述第二区域II对称分布。在其他实施例中，所述第一体接触与第二体接触区的位置相对于第二区域也可以不对称，第一栅极与第二栅极相对于第二区域也可以不对称。

此外，所述第一栅极210与第二栅极220之间的距离决定了SOI器件的有效宽度；并且，位于所述第三栅极230一侧的源漏掺杂区213的宽度为第一宽度W1，所述第一宽度W1等于第一栅极210与第二栅极220之间的距离；位于所述第三栅极230另一侧的源漏掺杂区213的宽度为第二宽度W2，所述第二宽度W2等于第一栅极210与第二栅极220之间的距离，且所述第二宽度W2等于第一宽度W1。

由于第一宽度W1与第二宽度W2相等，使得所述SOI器件在工作状态时，流经第三栅极230两侧的源漏掺杂区213内的电流相等或相差较小，避免电流拥挤问题。

所述SOI器件还包括，位于所述第一体接触区209、第二体接触区219以及源漏掺杂区213上的金属硅化物层(未图示)，且所述金属硅化物层电连接所述第一体接触区209、第二体接触区219以及源极。所述金属硅化物层的材料包括硅化铬、硅化钴或硅化镍。

在所述第一体接触区209以及第二体接触区219上设置金属硅化物层，使得第一体接触区209以及第二体接触区219的表面接触电阻降低，从而使得第一体接触区209以及第二体接触区219引出空穴的速率得到提高，并且还可以降低其他端到第一体接触区209的瞬态噪声被驱散的RC延迟时间，降低其他端到第二体接触区219的瞬态噪声被驱散的RC延迟时间。

所述SOI器件还包括，位于所述第一体接触区209上、第二体接触区219上以及源漏掺杂区213上的若干导电插塞207。所述第一体接触区209、第二体接触区219以及源漏掺杂区213上具有金属硅化物层时，所述导电插塞207位于金属硅化物层上。

位于所述第一体接触区209上的导电插塞207向所述第一体接触区209提供接地电压，且电信号传递至第一体接触区209上所需的传递路径短；同样的，位于第二体接触区219上的导电插塞207使得电信号传递至第二体接触区219上所需的传递路径短。

需要说明的是，当所述第一体接触区209、第二体接触区219以及源极通过金属硅化物层实现电连接时，还可以省去第一接触区209上或者第二体接触区219上的导电插塞207。

此外，本实施例中，所述第一栅极210和第二栅极220上还具有导电插塞207。在其他实施例中，可以任意在第一栅极、第二栅极或第三栅极上设置导电插塞207。

还需要说明的是，本实施例中，以所述第一体接触区209与第二体接触区219位于所述第三栅极230的同一侧作为示例。在其他实施例中，参考图9，与前一实施例不同的是，所述第一体接触区209与所述第二体接触区219还可以分别位于第三栅极230相对的两侧，

相应的，本发明还提供一种SOI器件的制作方法，改善形成的SOI器件的浮体效应问题。

以下将结合附图对本发明提供的SOI器件的制作方法进行详细说明。图10至图13为本发明实施例提供的SOI器件制作过程的俯视结构示意图。

参考图10，提供包括顶层半导体层的SOI衬底，所述顶层半导体层内掺杂有第一掺杂离子，所述第一掺杂离子为N型离子或P形离子；所述顶层半导体层包括依次排列的第一区域I、第二区域II以及第三区域III，且所述第二区域II分别与所述第一区域I以及第三区域III相邻接。

所述SOI衬底还包括底层半导体层以及位于底层半导体层上的埋入氧化层，其中，所述顶层半导体层位于所述埋入氧化层上。

所述顶部半导体层内掺杂有第一掺杂离子，以在所述顶层半导体层内形成有源区208。本实施例中，形成的所述SOI器件为NMOS器件，所述第一掺杂离子为P型离子。在其他实施例中，形成的SOI器件为PMOS器件时，所述第一掺杂离子为N型离子。

本实施例中，还在所述顶层半导体层内形成隔离结构204；被所述隔离结构204包围的顶层半导体层形成所述有源区208；所述隔离结构204将形成的SOI器件与其他器件电性隔离。所述隔离结构204的底部与顶层半导体层底部齐平；或者，所述隔离结构204底部还可以位于埋入氧化层内。

参考图11，在所述第一区域I顶层半导体层上形成第一栅极210，且暴露出第一区域I部分顶层半导体层；在所述第三区域III顶层半导体层上形成第二栅极220，所述第二栅极220与所述第一栅极210相对平行排列，且暴露出第三区域III部分顶层半导体层；在所述第二区域II顶层半导体层上形成第三栅极230，所述第三栅极230与所述第一栅极210以及第二栅极220相连。

本实施例中，所述第一栅极210定义出后续待形成的第一体接触区的位置；所述第二栅极220定义出后续待形成的第二体接触区的位置；所述第三栅极230定义出后续待形成的源漏掺杂区的位置。

本实施例中，以后续形成的第一体接触区和第二体接触区位于所述第三栅极同一侧为例，则所述暴露出的第一区域I顶层半导体层与暴露出的第三区域III顶层半导体层位于第三栅极230同一侧。

所述第一栅极210、第二栅极220以及第三栅极230构成H型栅。

本实施例中，在同一道工艺步骤中，形成所述第一栅极210、第二栅极220以及第三栅极230；形成所述第一栅极210、第二栅极220以及第三栅极230的工艺步骤包括：在所述顶层半导体层上形成栅极膜；图形化所述栅极膜，形成所述第一栅极210、第二栅极220以及第三栅极230。

在形成所述栅极膜之前，还可以在顶层导电层上形成栅介质膜；且在图形化所述栅极膜的工艺过程中，图形化所述栅介质膜，形成位于第一栅极210与顶层半导体层之间、第二栅极220与顶层半导体层之间、以及第三栅极230与顶层半导体层层之间的栅介质层。

参考图12，在所述第三栅极230两侧的第二区域II顶层半导体层内形成源漏掺杂区213。

本实施例中，形成的所述SOI器件为NMOS器件，所述源漏掺杂区213的掺杂离子为N型离子。

形成所述源掺杂区213的工艺步骤包括：在所述第一区域I暴露出的顶层半导体层、第三区域III暴露出的顶层半导体层上形成掩膜层；以所述掩膜层为掩膜，对所述第三栅极230两侧的第二区域II顶层半导体层进行掺杂处理，形成所述源漏掺杂区213；去除所述掩膜层。

参考图13，对所述暴露出的第一区域I顶层半导体层进行掺杂处理，形成第一体接触区209，所述第一体接触区209内掺杂有与所述第一掺杂离子类型相同的第二掺杂离子，且所述第二掺杂离子浓度大于第一掺杂离子浓度；对所述暴露出的第三区域III顶层半导体层进行掺杂处理，形成第二体接触区219，所述第二体接触区219内掺杂有与所述第一掺杂离子类型相同的第三掺杂离子，且所述第三掺杂离子浓度大于第一掺杂离子浓度。

本实施例中，在同一道工艺步骤中，形成所述第一体接触区209以及第二体接触区219；形成所述第一体接触区209以及第二体接触区219的步骤包括：

在所述第二区域II顶层半导体层上形成光刻胶层，所述光刻胶层覆盖所述源漏掺杂区213；以所述光刻胶层为掩膜，对所述暴露出的第一区域I顶层半导体层以及暴露出的第三区域III顶层半导体层进行掺杂处理，在所述第一区域I顶层半导体层内形成第一体接触区209，同时在所述第三区域III顶层半导体层内形成第二体接触区219；去除所述光刻胶层。

需要说明的是，在其他实施例中，还可以在不同的工艺步骤中分别形成所述第一体接触区以及第二体接触区。

本实施例中，以先形成源漏掺杂区213、后形成第一体接触区209以及第二体接触区219为例，在其他实施例中，还可以先形成第一体接触区以及第二体接触区、后形成源漏掺杂区。

结合参考图4至图8，在所述源漏掺杂区213、第一体接触区209以及第二体接触区219上形成导电插塞207。

本实施例中，还在所述第一栅极210以及第二栅极220上形成所述导电插塞207。

此外，还需要说明的是，在形成所述导电插塞207之前，还可以包括步骤：在所述源漏掺杂区213、第一体接触区209以及第二体接触区219上形成金属硅化物层，所述金属硅化物层将位于第三栅极230同一侧的源漏掺杂区213、第一体接触区209以及第二体接触区219电连接；且与所述第一体接触区209位于第三栅极230同一侧的源漏掺杂区213作为源极使用。

本实施例形成的SOI器件中包括位于第三栅极230相对两端的第一体接触区209以及第二体接触区219，与仅具有一个体接触区的方案相比，本实施例中SOI器件中体区内的空穴能够被更快的释放，从而更好的抑制浮体效应。并且，所述第三栅极230下方体区内的空穴既可以被第一体接触区209引出，也可以被第二体接触区219引出，使得所述第三栅极230下方体区内的空穴可以采用就近原则被释放，因此所述第三栅极230下方体区内空穴被释放的路径短，从而保证第三栅极230下方体区内空穴可以及时被释放，从而有效的改善浮体效应问题。

本发明其他实施例中，形成的第一体接触区与第二体接触区位于第三栅极相对两侧时，形成的第一栅极以及第二栅极位置与本实施例形成的第一栅极210以及第二栅极220位置不同，相应的形成的第一体接触区以及第二体接触区的位置与本实施例形成的第一体接触区209以及第二体接触区219的位置不同；具体可参考前述对SOI器件结构的相应描述，在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。