多芯片结构的制作方法

【技术领域】

本发明涉及半导体技术领域，尤其涉及多芯片结构。

背景技术：

传统的交换机系统芯片(switch system on chip)通常包括串行器(serializer)电路/并行器(deserializer)电路(串并转换器)(SerDes)来将串行数据转换为并行数据或将并行数据转换为串行数据。为了满足下一代交换机系统芯片，串并转换器电路需要支持多个标准以满足系统的要求，然而，在交换机系统芯片中设计多标准的串并行转换器会引发许多问题。首先，每一个串并转换器电路的功率损耗不能同时达到最优，并且，串并行转换器电路需要额外的开销来支持同一电路中的不同标准(例如，不归零(Non-Return-To-Zero，NRZ)标准和脉冲幅度调制(Pulse-Amplitude Modulation，PAM)标准)。其次，所述交换机系统芯片采用先进的(advanced)互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)工艺制造，对核心电路而言，该CMOS工艺是最好的选择，但是对高速串并转换器并不是最优的。除此之外，交换机系统芯片的核心电路可通过低电源电压工艺制造，例如，具有0.75伏电源电压的10纳米(nm)工艺，但是，许多串并转换器应操作在宽的动态范围，因此，所述低电源电压工艺不是好的解决方案。

技术实现要素：

本发明提供多芯片结构，可使输入输出芯片(例如，串并转换器)灵活独立进行设计和通过最合适的半导体工艺制造。

本发明提供的一种多芯片结构，可包括：交换机系统芯片；设置在所述交换机系统芯片周围的多个串并转换器芯片；以及多个芯片间接口，其中，所述多个芯片间接口用于将所述多个串并转换器芯片分别与所述交换机系统芯片相连接。

本发明提供的另一种多芯片结构可包括：交换机系统芯片；设置在所述交换机系统芯片周围的多个输入输出芯片；以及多个芯片间接口，其中，所述多个芯片间接口用于将所述多个输入输出芯片分别与所述交换机系统芯片相连接；其中，所述多个输入输出芯片包括至少一个串并转换器。

本发明提供的多芯片结构中，输入输出芯片(例如，串并转换器)分别通过芯片间接口与系统芯片连接，而不是包括在系统芯片内部，因此，所述输入输出芯片和所述系统芯片可独立进行设计和制造。由此，本发明的输入输出芯片可独立进行设计以最优化它们的性能，并且这些输入输出芯片可通过最合适的半导体工艺制造。

【附图说明】

图1依据本发明的一个实施例示出了一个封装100。

图2依据本发明的一个实施例示出了封装100的一部分。

图3依据本发明的一个实施例示出了交换机系统芯片110、输入输出芯片120_1以及芯片间接口130_1的详细的结构。

图4依据本发明的另一个实施例示出了封装400。

【具体实施方式】

接下面的描述为本发明预期的最优实施例。这些描述用于阐述本发明的大致原则而不应用于限制本发明。本发明的保护范围应在参考本发明的权利要求的基础上进行认定。

在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限制于”。“大体上”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决技术问题，基本达到技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或通过其它装置或连接手段间接地电性连接至该第二装置。以下为实施本发明的较佳方式，目的在于说明本发明的精神而非用以限制本发明的保护范围，本发明的保护范围当视后附的权利要求所界定者为准。

请参考图1，其依据本发明的一个实施例示出了封装100(包括多芯片结构)。如图1所示，封装100包括交换机系统芯片110，多个输入输出(IO)芯片120_1-120_4，以及多个芯片间接口(interface)130_1-130_4，其中，输入输出芯片120_1-120_4设置在交换机系统芯片110的四边(side)，并通过芯片间接口130_1-130_4分别与交换机系统芯片110相连。在本实施例中，封装100应用在物理网络开关中，例如，数据中心的架顶式(Top-of-Rack，ToR)开关。

在该实施例中，输入输出芯片120_1-120_4中的每一个为串并转换器(在其他实施例中，输入输出芯片120_1-120_4中可部分为串并转换器)，用于将串行数据转换为并行数据和/或将并行数据转换为串行数据。除此之外，输入输出芯片120_1-120_4可支持至少两种以太网标准，其中，所述至少两种以太网标准包括但不限于，100G-base SR4/CR4/KR4(25G*4)不归零标准,400G-base SR16(25G*16)不归零标准,400G-base LR8/CR8/KR8(50G*8)不归零标准，PAM-4标准,400G-base LR4(100G*4)PAM-4标准,以及400G-base LR2(200G*2)PAM-4/PAM-8/PAM-16标准中任一个，或者其他任意合适的调制标准。

在一个实施例中，输入输出芯片120_1-120_4可通过至少两种不同的半导体工艺制造以最优它们的性能。例如，输入输出芯片120_1-120_4中的一个可通过低电源电压工艺(例如，具有0.75伏电源电压的10纳米工艺)制造，而输入输出芯片120_1-120_4中的另一个可通过其他具有更高电源电压的工艺制造。

图2依据本发明的一个实施例示出了封装100的一部分。如图2所示，交换机系统芯片110和输入输出芯片120_1焊接/粘接(bonded)在封装基板220上，芯片间接口130_1为交换机系统芯片110和输入输出芯片120_1之间的电气布线。需要注意的是，图2所示的实施例仅用于示例性说明，在其他封装技术中，芯片间接口130_1可由其他的布线类型所构成。

图3依据本发明的一个实施例示出了交换机系统芯片110、输入输出芯片120_1以及芯片间接口130_1的详细的结构。如图3所示，交换机系统芯片110包括至少一个去多路复用器(demultiplexer)312和多路复用器(multiplexer)314。输入输出芯片120_1包括接收机模拟前端电路(Receiver Analog Front EndCircuit，RXAFE)331、去多路复用器332和333，时钟和数据恢复电路(ClockAnd Data Recovery Circuit，CDR)334、发射机驱动器(Transmitter Driver，TXDRV)335、多路复用器336和337、锁相环(Phase-Locked Loop，PLL)338。芯片间接口130_1包括多个传输线。

在图3所示的电路运行时，对于图3的上半部分，输入输出芯片120_1将串行数据转换为并行数据，并通过芯片间接口130_1将所述并行数据传送给交换机系统芯片110。具体而言，接收机模拟前端电路331从封装100内部或外部的另一个芯片接收串行数据，并将接收的串行数据向前传递给去多路复用器332。去多路复用器332将所述串行数据转换为并行数据，例如，当接收的串行数据的频率为56GHz时，去多路复用器332可为1转8的去多路复用器。去多路复用器333(1转2去多路复用器)进一步将接收的每一个数据转换为并行数据，也即，去多路复用器333输出16个并行数据。接着，去多路复用器333通过芯片间接口130_1将所述16个并行数据RX_DATA[15:0]传送给交换机系统芯片110。除此之外，交换机系统芯片110内部的去多路复用器312(1转4去多路复用器)进一步将接收的每一个数据转换为四个并行数据，也即，去多路复用器312产生64个并行数据RX_DATA[63:0]给交换机系统芯片110的核心电路以用于后续处理。进一步，时钟和数据恢复电路334根据所述接收的串行数据产生至少一个时钟信号给去多路复用器332，其他去多路复用器所使用的时钟信号也可从该产生的时钟信号中提取或者由其他时钟源提供。另外，图3所示的传输的时钟信号(例如，RX_CLK)和时钟频率(例如，56GHz和800MHz)仅仅是示例性说明，而不能用于限制本发明。

对于图3的下半部分，输入输出芯片120_1从交换机系统芯片110接收并行数据，并将所述并行数据转换为串行数据，并将所述串行数据传送给封装100内部或外部的另一个芯片。具体而言，多路复用器314(4转1多路复用器)接收并行数据TX_DATA[63:0]并将所述64个并行数据TX_DATA[63:0]转换为16个并行数据TX_DATA[15:0]，并通过芯片间接口130_1将所述并行数据TX_DATA[15:0]传送给输入输出芯片120_1。接着，多路复用器337和336(4转1多路复用器)将所述并行数据转换为频率为56GHz的串行数据，接着发射机驱动电路335将所述串行数据传送给封装100内部或外部的另一个芯片。另外，锁相环338用于向多路复用器336提供时钟信号，其他去多路复用器所使用的时钟信号也可从该产生的时钟信号中提取或者由其他时钟源提供。另外，图3所示的传输的时钟信号(例如，TX_CLK)和时钟频率(例如，56GHz和800MHz)仅仅是示例性说明，而不能用于限制本发明。

通过使用图1所示的实施例，输入输出芯片120_1-120_4可为独立的能灵活作为输入输出芯片的芯片，因此输入输出芯片120_1-120_4可独立地进行设计和制造来优化它们的性能。并且，当开发新产品时，所述输入输出芯片不需要重新进行设计由此可缩减开发成本。

另外，图1中示出的输入输出芯片的数量和位置，仅仅用于示例性说明，而不能用于限制本发明。在其他实施例中，封装仅需要两个或三个输入输出芯片设置在交换机系统芯片周围，例如，输入输出芯片120_1-120_4中的一个或两个可从图1中的封装100中去除，这样的可选的设计也属于本发明的保护范围。

请参考图4，其依据本发明的另一个实施例示出了封装400。如图4所示，封装400包括交换机系统芯片410、多个输入输出芯片420_1-420_3和多个芯片间接口430_1-430_3，其中，输入输出芯片420_1-420_3分别设置在交换机系统芯片410的三边，且分别通过芯片间接口430_1-430_3与交换机系统芯片410相连。在该实施例中，封装400可安装在需要处理具有不同输入输出标准的信号的任何电子设备中，特别地，封装400可被应用在物理网络开关中，例如，数据中心的架顶式(Top-of-Rack，ToR)开关。

在该实施例中，输入输出芯片420_1-420_3中的每一个为串并转换器，用于将串行数据转换为并行数据和/或将并行数据转换为串行数据。除此之外，输入输出芯片420_1-420_3中可支持至少两种以太网标准，其中，所述至少两种以太网标准包括但不限于，100G-base SR4/CR4/KR4(25G*4)不归零标准,400G-baseSR16(25G*16)不归零标准,400G-base LR8/CR8/KR8(50G*8)不归零标准，PAM-4标准,400G-base LR4(100G*4)PAM-4标准,以及400G-base LR2(200G*2)PAM-4/PAM-8/PAM-16标准中任一个，或者其他任意合适的调制标准。

在一个实施例中，输入输出芯片420_1-420_3可通过至少两种不同的半导体工艺制造以最优它们的性能。例如，输入输出芯片420_1-420_3中的一个可通过低电源电压工艺(例如，具有0.75伏电源电压的10纳米工艺)制造，而输入输出芯片420_1-420_3中的另一个可通过其他具有更高电源电压的工艺制造。

封装400的封装结构和内部电路结构可分别参考图2和图3所示的实施例。

简言之，在本发明的多芯片结构中，输入输出芯片分别通过芯片间接口与系统芯片连接，且所述输入输出芯片和所述系统芯片可独立进行设计和制造。因此，这些灵活的输入输出芯片可独立进行设计以最优化它们的性能，并且这些灵活的输入输出芯片可通过最合适的半导体工艺制造。另外，当开发新产品时，所述输入输出芯片不需要重新进行设计由此可缩减开发成本。

权利要求书中用以修饰元件的“第一”、“第二”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或所执行方法的时间次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。

本发明虽以较佳实施例揭露如上，然其并非用以限制本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。