整合扇出型封装体的制作方法

本发明实施例是关于一种整合扇出型封装体，且特别是有关于一种具有填充物的整合扇出型封装体。

背景技术：

近年来，由于各种电子元件(例如晶体管、二极管、电阻器、电容器等)的积集度不断提升，半导体工业因而快速成长。这种积集度的提升，大多因为最小特征尺寸的持续缩小，因而可以将更多的元件整合在一特定的区域中。而这些较小的电子元件相较于以前的封装体，也需要占用较少面积的较小封装体。

目前来说，基于其紧密度，整合扇出型(integratedfan-out；info)封装体日益受到欢迎。在整合扇出型封装体中，重布线路结构(redistributioncircuitstructure)的形成在封装工艺中扮演着重要的角色。

技术实现要素：

根据本发明的一些实施例，一种整合扇出型封装体包括晶粒、绝缘密封体、填充物以及重布线路结构。绝缘密封体密封晶粒的侧壁，且绝缘密封体包括位于其上表面的凹陷。填充物覆盖绝缘密封体的上表面且至少部分填入凹陷内。重布线路结构覆盖晶粒的有源表面以及填充物。重布线路结构与晶粒电性连接且包括覆盖晶粒以及填充物的介电层。

附图说明

图1为根据一些实施例所示出的一种整合扇出型封装体的制造方法的流程图；

图2a至图2k为根据一些实施例所示出的一种整合扇出型封装体的制造方法的剖面图；

图2l为根据图2k的整合扇出型封装体的应用所示出的示意图；

图3a至图3b为根据一些实施例所示出的一种整合扇出型封装体的制造方法的中间步骤的剖面图；

图4a至图4b为根据一些实施例所示出的一种整合扇出型封装体的制造方法的中间步骤的剖面图。

附图标记说明：

10、20：整合扇出型封装体；

100：衬底；

200：晶粒；

202：晶粒贴合膜；

204：半导体芯片；

206：连接结构；

208：钝化层；

210：有源表面；

300a：绝缘密封材料层；

300b：绝缘密封体；

302、302a：凹陷；

310、410：上表面；

400a：感光性材料；

400b：填充物；

500：重布线路结构；

510、530：介电层；

520：图案化导电层；

540：导通孔；

600：焊膏；

sw：侧壁；

osw：外侧壁；

o、op：开口；

p：周边区；

m：掩膜；

l：光束；

tv：贯穿绝缘层孔；

d：间距；

t1：最大深度；

t2：最大厚度；

x：单边差异；

w1、w2、w3：宽度；

s01～s06：步骤。

具体实施方式

以下发明内容提供用于实施所提供的标的之不同特征的许多不同实施例或实例。以下所描述的构件及配置的具体实例是为了以简化的方式传达本发明为目的。当然，这些仅仅为实例而非用以限制。举例来说，在以下描述中，在第一特征上方或在第一特征上形成第二特征可包括第二特征与第一特征形成为直接接触的实施例，且也可包括第二特征与第一特征之间可形成有额外特征使得第二特征与第一特征可不直接接触的实施例。此外，本发明在各种实例中可使用相同的元件符号及/或字母来指代相同或类似的部件。元件符号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例及/或配置本身之间的关系。

另外，为了易于描述附图中所示出的一个构件或特征与另一组件或特征的关系，本文中可使用例如“在...下”、“在...下方”、“下部”、“在…上”、“在…上方”、“上部”及类似术语的空间相对术语。除了附图中所示出的定向之外，所述空间相对术语意欲涵盖元件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对术语相应地作出解释。

图1为根据一些实施例所示出的一种整合扇出型封装体的制造方法的流程图。图2a至图2k为根据一些实施例所示出的一种整合扇出型封装体的制造方法的剖面图。

请参照图1以及图2a，在步骤s01中，多个晶粒200在衬底100上排列成阵列。在一些实施例中，衬底100为玻璃衬底。然而，其他材料也可以作为衬底100的材料，只要所述材料能够承载在其之上所形成的封装结构且能够承受后续的工艺即可。每一晶粒200包括半导体芯片204、多个连接结构206以及钝化层208。除此之外，每一晶粒200具有有源表面(activesurface)210，且有源表面210连接晶粒200的两侧壁sw。晶粒贴合膜(dieattachfilm；daf)202形成于半导体芯片204的底面以及衬底100之间，以加强晶粒200以及衬底100之间的黏着力。值得注意的是，取决于其应用，若晶粒200必须与衬底100在后续的工艺中分离，则晶粒贴合膜202可被例如是光热转换(lighttoheatconversion；lthc)离型层等剥离层(de-bondinglayer)所取代。举例来说，剥离层可通过紫外线(ultraviolet；uv)激光的照射，使得晶粒200从衬底100剥离。另一方面，连接结构206形成于半导体芯片204的上表面上，以电性连接晶粒200以及其他元件。连接结构206可以包括导电接垫(例如是铝接垫、铜接垫或类似结构等)、导电柱(例如焊料柱、金柱、铜柱或类似结构等)、导电凸块(例如已回焊之焊料凸块、金凸块、铜凸块或类似结构等)或其组合。在本发明中，“铜”包括实质上纯的元素铜、含有不可避免的杂质的铜以及含有少量元素的铜合金，例如含有钽(tantalum；ta)、铟(indium；in)、锡(tin；sn)、锌(zinc；zn)、锰(manganese；mn)、铬(chromium；cr)、钛(titanium；ti)、锗(germanium；ge)、锶(strontium；sr)、铂(platinum；pt)、镁(magnesium；mg)、铝(aluminum；al)或锆(zirconium；zr)。钝化层208形成于半导体芯片204以及连接结构206上，且暴露出至少部分的连接结构206。钝化层208是由绝缘材料所形成。在一些实施例中，钝化层208为氧化硅层、氮化硅层或是类似的膜层。

请参照图1以及图2b，在步骤s02中，绝缘密封材料层300a形成于衬底100上。具体而言，绝缘密封材料层300a密封晶粒200。换言之，晶粒200并不会被显露出且被绝缘密封材料层300a很好的保护住。在一些实施例中，绝缘密封材料层300a可以是通过复合成型工艺所形成的复合成型化合物(moldingcompound)。然而，在一些替代性实施例中，绝缘密封材料层300a可以是由绝缘材料(例如是环氧树脂或是其他合适的树脂)所形成。同时，基于绝缘材料的选择，绝缘密封材料层300a可通过其他的对应的工艺所形成。

请参照图1以及图2c，在步骤s03中，移除一部分的绝缘密封材料层300a并暴露出晶粒200的有源表面210，以形成绝缘密封体300b。在一些实施例中，绝缘密封材料层300a的厚度可以通过研磨来减薄。举例来说，可以使用化学机械研磨(chemicalmechanicalpolishing；cmp)。由于绝缘密封体300b是通过研磨来形成，基于绝缘密封材料层300a以及晶粒200之间研磨速率的不同，凹陷302会形成于绝缘密封体300b的上表面310。取决于绝缘密封体300b的材料以及研磨参数，凹陷302可具有介于7微米至15微米之间的最大深度t1。换言之，凹陷302的下陷程度介于7微米至15微米之间。绝缘密封体300b的上表面310可为曲面，且凹陷302的深度由晶粒200的侧壁sw往凹陷302的中心点增加。除此之外，在一些实施例中，绝缘密封体300b完全覆盖晶粒200的侧壁sw。然而，本发明不限于此。在一些替代性实施例中，绝缘密封材料层300a可以被些微地过度研磨(over-grinded)，造成凹陷302的上表面310的最高水平高度小于晶粒200的侧壁sw的高度。在此情况下，绝缘密封体300b暴露出晶粒200的至少部分侧壁sw。

请参照图1以及图2d至图2f，在步骤s04中，形成填充物400b以覆盖绝缘密封体300b的上表面310。在此将详细地描述填充物400b的形成。请参照图2d，在晶粒200以及凹陷302上形成感光性材料400a。在一些实施例中，感光性材料400a可包括聚酰亚胺(polyimide)或类似材料。然而，其他合适的可固化树脂也可以被使用。除此之外，在一些实施例中，感光性材料400a可以为负型光刻胶(negativetypephotoresist)。

紧接着，提供掩膜m在感光性材料400a上，如图2e所示出。在一些实施例中，掩膜m被配置在与感光性材料400a非常接近处，但在暴光的过程中，并未与感光性材料400a接触。在一些替代性实施例中，掩膜m与感光性材料400a直接接触，以确保高解析度的图案转移。掩膜m包括多个对应绝缘密封体300b的开口op。如前述，绝缘密封体300b位于两相邻的晶粒200之间，故掩膜m的每一开口op的宽度w1实质上与两相邻的晶粒200之间的间距d相等。在一些实施例中，两相邻的晶粒200之间的间距d约为400微米至8000微米，故每一开口op的宽度w1也约为400微米至8000微米。举例来说，两相邻的晶粒200之间的间距d可以约为3200微米以使得宽度w1为3200微米。然而，开口op的宽度w1并不限于此。具体来说，在一些替代性实施例中，开口op的宽度w1可以与两相邻的晶粒200之间的间距d不同。关于这些实施例的细节将会在稍后更详细地描述。值得注意的是，由于凹陷302是形成于绝缘密封体300b的上表面310，掩膜m的开口op会对应凹陷302设置。请再次参照图2e，位于掩膜m的开口op内的感光性材料400a被光束l照射，以固化被开口op暴露的部分感光性材料400a。光束l可以为可见光、紫外线光(例如是紫外线激光)或是具有能够改变感光性材料400a的化学性质的特定波长的其他适合的光线。换言之，通过光束l的帮助，被开口op暴露的感光性材料400a会被固化或是交联(cross-linked)。

请参照图2f，之后，移除被掩膜m所遮蔽的部分感光性材料400a以形成填充物400b。具体来说，针对感光性材料400a执行显影工艺，以移除多余的感光性材料400a并形成位于凹陷302内的填充物400b。详细而言，显影工艺可以通过例如是感光性光刻胶涂布(photosensitiveresistcoating；prc)配料喷嘴来达成。显影液针对交联的感光性材料以及未交联的感光性材料具有高选择性(selectivity)，故被掩膜m所遮蔽而未交联的部分感光性材料400a会被移除。如前述，由于开口op对应凹陷302设置，至少一部分的填充物400b会位于凹陷302内。值得注意的是，由于填充物400b填入凹陷302内，填充物400b的上表面410的轮廓也会包括下陷部分。然而，填充物400b的上表面410的下陷程度小于凹陷302的下陷程度。举例来说，填充物400b的上表面410的下陷程度可以介于1微米至5微米之间。换言之，凹陷302以及填充物400b的上表面410之间下陷程度的差异可以介于5微米至8微米之间。然而，取决于在之前工艺中所沉积的感光性材料400a的厚度，填充物400b的上表面410的下陷程度可以小于1微米或甚至小于0.5微米。类似于凹陷302，填充物400b的上表面410可以为曲面。如图2f所示出，填充物400b具有最大厚度t2，且填充物400b的最大厚度t2小于凹陷302的最大深度t1。然而，图2f仅为示范性说明，而本发明不限于此。在其他替代性实施例中，填充物400b的最大厚度t2可以等于凹陷302的最大深度t1或填充物400b的最大厚度t2可以大于凹陷302的最大深度t1。换言之，填充物400b可以完全填满凹陷302或甚至从与晶粒200的有源表面210平行的平面突出。值得注意的是，填充物400b的最大厚度t2介于4微米至15微米之间。

请参照图1以及图2g至图2i，在步骤s05中，形成覆盖晶粒200的有源表面210以及填充物400b的重布线路结构500。在此将会详细描述重布线路结构500的形成。请参照图2g，在晶粒200的有源表面210以及填充物400b上形成介电层510。介电层510的材料可以与填充物400b的材料相同或不同。换言之，介电层510的材料能够通过光刻(photolithography)工艺而容易地被图案化，且例如是聚酰亚胺(polyimide)、聚苯并恶唑(polybenzoxazole；pbo)、苯环丁烷(benzocyclobuten；bcb)、例如是氮化硅等的氮化物、例如是氧化硅等的氧化物、磷硅酸玻璃(phospho-silicateglass；psg)、硼硅酸玻璃(boro-silicateglass；bsg)、硼磷硅玻璃(boro-dopedphospho-silicateglass；bpsg)、上述材料之组合或是类似材料等。介电层510可以通过旋转涂布法(spin-oncoating)、化学气相沉积法(chemicalvapordeposition；cvd)、电浆增强型化学气相沉积法(plasmaenhancedchemicalvapordeposition；pecvd)或类似的方法等合适的技术来形成。当介电层510的材料与填充物400b的材料为相同时，就算填充物400b以及介电层510均是来自于相同的材料，但基于制造配方以及参数的不同，这两个膜层可以被视为两个彼此不同的膜层。介电层510被图案化以暴露出晶粒200的连接结构206，以在后续工艺中用以电性连接其他构件。图案化步骤包括执行光刻工艺或是执行光刻工艺以及蚀刻工艺。

请参照图2h，图案化导电层520紧接着形成于介电层510上。图案化导电层520填入钝化层208以及介电层510的开口，以与晶粒200的连接结构206电性连接或是直接接触。在一些实施例中，图案化导电层520由导电材料所形成，例如是铜、铜合金、铝、铝合金或其组合。然而，图案化导电层520的材料并不限于此，只要能确保晶粒200的连接结构206与其他构件之间的电性连接即可。类似于介电层510，图案化导电层520也是通过执行光刻工艺或是执行光刻工艺以及蚀刻工艺所形成。

如图2g所示出，由于凹陷302被填充物400b以及介电层510所填入，故图案化导电层520是配置在较平坦的表面上。换言之，填充物400b以及介电层510有助于整平凹陷302的下陷部分，进而提供平坦的表面让图案化导电层520在后续的步骤中形成。因此，凹陷302所衍生出的不平坦表面而造成图案化导电层520会断线或是桥接等问题能够得到解决。

请参照图2h，介电层530形成于图案化导电层520上。类似于介电层510，介电层530也是通过执行光刻工艺或是执行光刻工艺以及蚀刻工艺所形成。介电层530的材料可以与介电层510的材料相同或不同，包括聚酰亚胺、聚苯并恶唑、苯环丁烷、例如是氮化硅等的氮化物、例如是氧化硅等的氧化物、磷硅酸玻璃、硼硅酸玻璃、硼磷硅玻璃、上述材料之组合或是类似材料等。介电层530也是通过旋转涂布法、化学气相沉积法、电浆增强型化学气相沉积法或类似的方法等合适的技术来形成。介电层530具有多个开口o暴露出图案化导电层520。

请参照图2i，多个导通孔540形成于开口o内。导通孔540的材料可以与图案化导电层520的材料相同或不同。换言之，导通孔540是由导电材料所形成，例如是铜、铜合金、铝、铝合金或其组合。值得注意的是，介电层510、图案化导电层520、介电层530以及导通孔540构成重布线路结构500，且重布线路结构500覆盖晶粒200的有源表面210以及填充物400b。

请参照图1以及图2j至图2k，在步骤s06中，对绝缘密封体300b执行切割工艺，以形成多个整合扇出型封装体10。举例来说，可以对绝缘密封体300b执行单一化(singulation)工艺。用于单一化工艺的切割机制通常包括利用旋转刀片或是激光切割。换言之，切割或单一化工艺例如是激光切割工艺或是机械切割工艺。

请参照图2k，整合扇出型封装体10包括晶粒200、绝缘密封体300b、填充物400b以及重布线路结构500。晶粒200包括半导体芯片204、多个连接结构206以及钝化层208。晶粒贴合膜202形成于半导体芯片204的底面以及衬底100之间，以加强晶粒200以及衬底100之间的黏着力。然而，值得注意的是，晶粒贴合膜202以及衬底100可以为非必要的。在一些替代性实施例中，可以执行剥离工艺，以使得到的整合扇出型封装体10与衬底100分离。绝缘密封体300b密封晶粒200的侧壁sw，且包括位于其上表面310的凹陷302a。如图2k所示出，凹陷302a的深度由晶粒200的侧壁sw往绝缘密封体300b的外侧壁osw增加。换言之，离晶粒200的侧壁sw越远，凹陷302a的深度越深。填充物400b位于凹陷302a内且覆盖绝缘密封体300b的上表面310。重布线路结构500覆盖晶粒200的有源表面210以及填充物400b，且与晶粒200的连接结构206电性连接。

在一些实施例中，重布线路结构500包括覆盖晶粒200的有源表面210以及填充物400b的介电层510、与晶粒200电性连接的图案化导电层520以及多个导通孔540以及位于图案化导电层520与导通孔540之间的介电层530。由于填充物400b的上表面410的下陷程度小于凹陷302a的下陷程度，故在后续的步骤中所形成的图案化导电层520能够形成于具有较少下陷程度的表面上。因此，重布线路结构500中的金属走线断线或是桥接等现象能够被消除，借以改善整合扇出型封装体的良率。

图2l为根据图2k的整合扇出型封装体的应用所示出的示意图。整合扇出型封装体10可以与其他的电子元件堆叠。举例来说，请参照图2l，另一个整合扇出型封装体20堆叠在整合扇出型封装体10上，以形成叠层封装(packageonpackage；pop)元件。具体来说，两个封装体之间的电性连接可以通过利用焊膏(solderpaste)600或类似材料连接整合扇出型封装体20的贯穿绝缘层孔(throughinsulationvia)tv以及整合扇出型封装体10的导通孔540来达成。值得注意的是，图2l仅为示范性说明，而本发明不限于此。在一些替代性实施例中，整合扇出型封装体10可以与其他电子元件堆叠，例如存储器装置(memorydevice)、球栅阵列封装(ballgridarray；bga)或是晶片(wafer)。此外，堆叠的步骤可以在切割步骤之前执行。举例来说，整合扇出型封装体阵列可以与晶片堆叠，而单一化工艺可以同时针对扇出型封装体阵列以及晶片执行。

图3a至图3b为根据一些实施例所示出的一种整合扇出型封装体的制造方法的中间步骤的剖面图。在一些实施例中，也可以使用其他的替代性工艺来形成填充物400b。具体而言，在一些实施例中，整合扇出型封装体10的工艺类似于图2a至图2k所示出的工艺，而差异点在于图2e至图2f所示出的工艺被图3a至图3b所示出的工艺所取代。请参照图3a至图3b，值得注意的是，此处的工艺类似于图2e至图2f所示出的工艺，而差异点在于在图3a至图3b的工艺中，掩膜m的每一开口op的宽度w2大于两相邻的晶粒200之间的间距d。具体来说，宽度w2以及间距d之间具有单边差异x，且宽度w2以及间距d之间的总共差异为2x，x介于10微米至200微米之间。换言之，感光性材料400a在图3a中的曝光面积大于图2e的曝光面积。因此，填充物400b除了形成于凹陷302内，更会进一步延伸以使得填充物400b覆盖晶粒200的有源表面210的周边区p，如图3b所示。

图4a至图4b为根据一些实施例所示出的一种整合扇出型封装体的制造方法的中间步骤的剖面图。在一些实施例中，也可以使用其他的替代性工艺来形成填充物400b。具体而言，在一些实施例中，整合扇出型封装体10的工艺类似于图2a至图2k所示出的工艺，而差异点在于图2e至图2f所示出的工艺被图4a至图4b所示出的工艺所取代。请参照图4a至图4b，值得注意的是，此处的工艺类似于图2e至图2f所示出的工艺，而差异点在于在图4a至图4b的工艺中，掩膜m的每一开口op的宽度w3小于两相邻的晶粒200之间的间距d。具体来说，宽度w3以及间距d之间具有单边差异x，且宽度w3以及间距d之间的总共差异为2x，x介于10微米至200微米之间。换言之，感光性材料400a在图4a中的曝光面积小于图2e的曝光面积。因此，填充物400b暴露出晶粒200的侧壁sw，如图4b所示。如前述，当绝缘密封材料层300a被些微地过度研磨时，凹陷302的上表面310的最高水平高度可以小于晶粒200的侧壁sw的高度。在此情况下，绝缘密封体300b也暴露出晶粒200的至少部分侧壁sw。也就是说，在一些实施例中，在有源表面210附近的部分侧壁sw被绝缘密封体300b以及填充物400b暴露出。

根据本发明的一些实施例，一种整合扇出型封装体包括晶粒、绝缘密封体、填充物以及重布线路结构。绝缘密封体密封晶粒的侧壁，且绝缘密封体包括位于其上表面的凹陷。填充物覆盖绝缘密封体的上表面且至少部分填入凹陷内。重布线路结构覆盖晶粒的有源表面以及填充物。重布线路结构与晶粒电性连接且包括覆盖晶粒以及填充物的介电层。

根据本发明的一些替代性实施例，一种整合扇出型封装体阵列包括多个晶粒、绝缘密封体、填充物以及重布线路结构。晶粒在衬底上排列成阵列。绝缘密封体位于衬底上且位于晶粒之间。绝缘密封体密封晶粒的侧壁，且绝缘密封体包括位于其上表面的至少一凹陷。填充物覆盖绝缘密封体的上表面且至少部分填入凹陷内。重布线路结构覆盖晶粒的有源表面以及填充物。重布线路结构与晶粒电性连接，且包括覆盖晶粒以及填充物的介电层。

根据本发明的另一些替代性实施例，一种整合扇出型封装体的制造方法至少包括以下步骤。首先，在衬底上形成多个晶粒，并在衬底上形成绝缘密封材料层，且绝缘密封材料层密封晶粒。接着，移除部分的绝缘密封材料层并暴露出晶粒的有源表面，以形成绝缘密封体。绝缘密封体位于晶粒之间。绝缘密封体密封晶粒的侧壁，且包括位于其上表面的至少一凹陷。然后，形成覆盖绝缘密封体的上表面的填充物，且填充物至少部分位于凹陷内。紧接着，形成覆盖晶粒的有源表面以及填充物的重布线路结构。重布线路结构包括覆盖晶粒以及填充物的介电层。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。