非易失性存储器及其制造方法与流程

本发明实施例一般地涉及半导体技术领域，更具体地，涉及非易失性存储器及其制造方法。

背景技术：

非易失性存储器是能够在关掉电源时保留嵌入数据的一种存储器。此外，已经发现非易失存储器在数据存储和电子控制器的领域中的许多应用。由于该器件尺寸不断缩小，因此需要相应地减小非易失性存储器的功耗和制造成本。此外，也需要非易失性存储器与逻辑电路集成在高效和经济的架构内。因此，可能期望改进现有结构和制造方法，以便解决以上需要。

技术实现要素：

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种非易失性存储器，包括：半导体衬底；第一层，具有第一掺杂剂类型并位于所述半导体衬底中；第一阱区，具有第二掺杂剂类型并位于所述第一层上方；第二阱区，具有所述第一掺杂剂类型；第三阱区，具有所述第二掺杂剂类型，位于所述第一层上方并且与所述第一阱区间隔开，所述第二阱区设置在所述第一阱区与所述第三阱区之间并且向下延伸至所述第一层；以及第一栅极层，在所述第一阱区、所述第二阱区和所述第三阱区上方延伸。

根据本发明的另一方面，提供了一种非易失性存储器，包括：半导体衬底；第一层，具有第一掺杂剂类型并位于所述半导体衬底中；第一晶体管，位于在第二掺杂剂类型的第一阱区上；第一电容器，位于第一掺杂剂类型的第二阱区上；以及第二电容器，位于所述第二掺杂剂类型的第三阱区上，所述第一阱区和所述第三阱区被所述第二阱区和所述第一层围绕。

根据本发明的又一方面，提供了一种用于制造非易失性存储单元的方法，所述方法包括：提供半导体衬底；在所述半导体衬底中形成第一掺杂剂类型的第一层；在所述第一层上方形成所述第一掺杂剂类型的第一阱区并且所述第一阱区延伸至所述第一层；以及在所述第一层上方形成第二掺杂剂类型的第二阱区和第三阱区。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。

图1A是根据一些实施例的非易失性存储单元的示意图。

图1B示出了根据一些实施例的沿线AA'截取的图1A的非易失性存储单元的截面图。

图1C是根据一些实施例的非易失性存储阵列的俯视图。

图1D示出了根据一些实施例的沿线BB'截取的图1C的非易失性存储阵列的截面图。

图2A示出了根据一些实施例的非易失性存储单元的示意图。

图2B示出了根据一些实施例的沿线CC'截取的图2A的非易失性存储单元的截面图。

图3是根据一些实施例的非易失性存储阵列的俯视图。

图4A是根据一些实施例的在图1A中的非易失性存储单元的编程操作的示意图。

图4B是根据一些实施例的非易失性存储单元的擦除操作的示意图。

图5示出了根据一些实施例的制造非易失性存储单元的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在下面的描述中第一部件形成在第二部件上方或者上可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附加部件，使得第一和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。

非易失性存储器包括配置有浮置栅极的双栅极结构，并且通过写操作提供或减小其中用作数据的电荷。此外，实施读取操作以根据浮置栅极中的电荷状态检测电流变化。在写操作中，编程或擦除电压通常很高以为电荷提供驱动能力。在设计和制造存储单元时，应当注意防止用于写操作的存储单元中的不期望的短路或导电路径。此外，该非易失性存储单元通常要求利用最少数量的制造步骤与其他逻辑电路集成以节省成本。

在本公开内容中，讨论非易失性存储单元，其中当施加高写入电压时管理可能的电流泄漏。此外，在不引起附加加工步骤的情况下同时实施该存储单元与其他逻辑电路。结果，所提出的存储单元通过可行的集成架构在泄漏减少方面是有效的。

图1A示出了非易失性存储单元100的示意图。该非易失性存储单元100包括第一晶体管101、第二晶体管109、第一电容器103和第二电容器105。第二晶体管109包括第一栅极120a，第一栅极102a为延伸的栅极层120的一部分。进一步地，该延伸的栅极层120为浮置栅极，该延伸的栅极层120由第二晶体管109、第一电容器103和第二电容器105共享，并且该延伸的栅极层120被配置为存储正电荷或负电荷作为信息数据。此外，第二晶体管109包括第二栅极130，该第二栅极被配置为用作选择栅极并且接收用于使能第一晶体管101的选择信号。浮置栅极120或选择栅极130可包括导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。

非易失性存储单元100包括设置在第一阱区102中并且由第一晶体管101和第二晶体管109共享的第一有源区112。此外，第二晶体管109的第一栅极区120a设置在第一有源区112的上方。因此，第一有源区112与第一晶体管101和第二晶体管109这二者重叠。根据第一有源区112的导电性或掺杂剂类型，第一晶体管101或第二晶体管109可为P沟道晶体管或N沟道晶体管。在一个实施例中，第一阱区102掺杂有第一掺杂剂类型，诸如硼或BF₂的P型掺杂剂。在其他实施例中，第一有源区112掺杂有第二掺杂剂类型，诸如磷或砷的N型掺杂剂。第一有源区112包括源极区、漏极区以及在这二者之间的沟道区。此外，第一有源区112包括在其上形成的接触件141和142，优选地，分别在源极区和漏极区上。此外，第一有源区112的沟道区(为标号)定位在在第一阱区102中的介于第一有源区112的漏极/源极区之间的浮置栅极120下方。

第一电容器103形成在金属氧化物半导体场效应晶体管(MOSFET)结构中并且包括设置在第二阱区104中的第二有源区114。此外，第一电容器103包括在第二有源区114的源极区和漏极区上形成的第二接触件143和144。此外，第一电容器103包括在浮置栅极120的第一栅极区120a与第三栅极区120c之间的第二栅极区120b。在一个实施例中，第二接触件143和144通过布线或其他连接件电连接以用作非易失性存储单元100的擦除栅极的输入。

相似地，第二电容器105形成在MOSFET结构中并且包括设置在第三阱区106中的第三有源区116。此外，第二电容器105包括在第三有源区116的源极区和漏极区上形成的第三接触件145和146。此外，第二电容器105包括第三栅极区120c，第三栅极区120c是浮置栅极120的一部分。在一个实施例中，第二接触件145和146通过布线或其他连接件电连接以用作非易失性存储单元100的编程栅极的输入。

在一个实施例中，第二阱区104掺杂有与第一阱区102不同的掺杂剂类型。例如，第二阱区104掺杂有N型掺杂剂。在另一个实施例中，第三阱区106掺杂有与第一阱区102相同的掺杂剂类型，例如P型掺杂剂。在一些实施例中，为了简化和清楚，图1B示出了在图1A未示出的一些元件(诸如隔离区)。

图1B示出了根据一些实施例的沿线AA'截取的图1A的非易失性存储单元100的截面图。参照图1A和图1B，非易失性存储单元100包括半导体衬底150、第一层152、第一掺杂区162、第二掺杂区164、隔离区166和168、以及绝缘层140。

半导体衬底150包括元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。在一些实施例中，半导体衬底150也包括绝缘体上硅(SOI)衬底。一些示例性衬底包括绝缘层。绝缘层包括任何合适的材料，合适的材料包括氧化硅、蓝宝石、其他合适的绝缘材料和/或它们的组合。

第一层152设置在半导体衬底150中。在一个实施例中，第一层152形成为掩埋层或深阱区。此外，第一层152被配置为用作隔离层，以使由设置在其他区域(未示出)中的不同电路导致的噪声可被该隔离层阻挡。因此，可更好地保持非易失性存储单元100的电性能。在一个实施例中，第一层152掺杂有与半导体衬底150不同的掺杂剂类型。例如，在P型半导体衬底150中，第一层152掺杂有N型掺杂剂。此外，第一层152形成在第一阱区102、第二阱区104或第三阱区106下面，因此导致深N阱。

隔离区166被配置为提供在第一有源区112与第二有源区114之间、以及在第三有源区114与第三有源区116之间的电隔离。此外，非易失性存储单元100还包括用于与相邻的非易失性存储单元电隔离的隔离区168。在一个实施例中，隔离区166和168包括浅沟槽隔离(STI)结构。在一个实施例中，隔离区166和168可邻近第一有源区112、第二有源区114或第三有源区116。用于隔离区166和168的合适的材料包括氧化硅、氮化硅、氮氧化硅、气隙、或它们的组合。

绝缘层140设置在下面的第一阱区102、第二阱区104和第三阱区106中的每一个与浮置栅极120之间。在一些实施例中，绝缘层140被配置为在浮置栅极120下面的不连续层。例如，绝缘层140可设置在第一晶体管101和第二晶体管109的各自的沟道区上方。在一些实施例中，绝缘层140设置在第一有源区112、第二有源区114和第三有源区116中的每一个与浮置栅极120之间。

示例性绝缘层140包括氧化硅(例如，热氧化物或化学氧化物)和/或氮氧化硅(SiON)。绝缘层140包括诸如氧化硅、氮化硅、氮氧化硅、高k介电材料的介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金、其他合适的高k介电材料和/或它们的组合。

第一电容器103用于存储电荷，其中两个导电极板通过绝缘层140间隔开，其中第二栅极区120b用作一个极板，并且第二有源区114用作另一极板。相似地，第二电容器105用于存储电荷，其中两个导电极板通过绝缘层140间隔开，其中第三栅极区120c用作一个极板，并且第二有源区116用作另一极板。

在本实施例中，第二阱区104掺杂有与其相邻的阱区102和106不同的掺杂剂类型。在一个实施例中，第二阱区104掺杂有N型掺杂剂，而第一阱区102和第三阱区106掺杂有P型掺杂剂。结果，界面p-n结172形成在第一阱区102与第二阱区104之间。相似地，界面p-n结174形成在第二阱区104与第三阱区106之间。

在一些实施例中，第一掺杂区162和第二掺杂区164被配置为具有P型掺杂剂的轻掺杂区。在一些实施例中，第一掺杂区162和第二掺杂区164填充有与半导体衬底150相同的材料。此外，第二阱区104和第一层152掺杂有相同类型的掺杂剂(诸如N型掺杂剂)。因此，界面p-n结176沿第一层152的表面176a形成在第一掺杂区162与第一层152之间。相似地，界面p-n结178沿第一层152的表面178a形成在第二掺杂区164与第一层152之间。

在一个实施例中，施加第一电容器103的擦除栅极正电压高于施加给第一晶体管101、第二晶体管109或第二电容器105的编程栅极的端子的电压。结果，p-n结172、174、176和178被反向偏置。流经第一电容器103的电流被抑制通过p-n结172、174、176和178。因此，给定低于击穿电压(诸如18伏)的正常操作要求，阻挡不希望的电流从第二阱区104流动到第一阱区102或第三阱区106中。第一晶体管101、第二晶体管109或第二电容器105的端点电势因此不会受不希望的泄漏电流的影响或偏离并且能够保持稳定。结果，在该高擦除电压下维持非易失性存储单元100的正常写操作。

在一些实施例中，第二阱区104具有比第一阱区102或第三阱区106更深的深度。此外，第二阱区104向下延伸至第一层152，以使第二阱区104的至少一部分到达第一层152。因此，第一掺杂区域162和第二掺杂区域164通过第二阱区104彼此间隔开。此外，存在至少一个p-n结，诸如设置在第一掺杂区162与第二掺杂区164之间的结172或174。

可替代地，第一阱区102被具有不同掺杂剂类型的区从其横向覆盖。而且，第三阱区106被具有不同掺杂剂类型的区从其横向覆盖。在上述情况中，除了隔离区166和168之外，第一阱区102或第三阱区106分别被第二阱区104或第一层152至第一掺杂区162和第二掺杂区164环绕。

图1C是根据一些实施例的非易失性存储阵列10的俯视图。参照图1C，该非易失性存储阵列10包括多个非易失性存储单元，例如，在图1A中的存储单元100。该非易失性存储阵列10进一步包括紧邻非易失性存储单元100的另一个非易失性存储单元180，然而在图1C中仅示出了非易失性存储单元180的一部分。非易失性存储单元100和180在结构上相似并且设置成阵列。在一些实施例中，非易失性存储阵列10可包括沿x轴或y轴方向布置的更多非易失性存储单元。此外，与第一阱区102相似，该非易失性存储单元180包括与第一晶体管、第二晶体管、电容器结构或阱区相关联的第四阱区202。

如图1C所示，非易失性存储单元100的侧面是第五阱区204和第六阱区124。进一步地，第五阱区204和第六阱区124围绕第一阱区102、第二阱区104和第三阱区106。在一些实施例中，第五阱区204和第六阱区124掺杂由与第二阱区104相同的掺杂剂类型。如前所述，具有相反掺杂剂类型的两个相邻阱区的布置将在两个阱区的交界处产生p-n结。因此，由于具有P型掺杂剂的第一阱区102以及第三阱区106与N型阱区104和204是连续的，所以当第二阱区104接收高正电压并且第一阱区102和第三阱区106接地时，在其间形成的反向偏置p-n结用于防止不希望的泄漏电流流入第一晶体管101或第二晶体管109中。在第一晶体管101或第二晶体管109的端部处的电势因此保持不受干扰。相似地，由于具有P型掺杂剂的第三阱区106与N型阱区104和204是连续的，所以当第二阱区104接收高正电压并且第三阱区106接地时，在其间形成的反向偏置p-n结用于防止泄漏电流流入第三阱区106中。因此，第二电容器105的编程栅极电压保持不受干扰。在这种反向偏置情况中，第一晶体管101、第二晶体管109和第二电容器105通过第一电容器103和第一层152限定并且被第一电容器103和第一层152电隔离。

在一些实施例中，第五阱区204和第六阱区124被视为第二阱区104的延伸部分。因此，第二阱区104覆盖第一阱区102和第三阱区106的横向部分。在其他实施例中，还参见图1A和图1B，隔离区166可被配置为延伸以环绕第一有源区112、第二有源区114和第三有源区116。相似地，隔离区168可被配置为延伸以环绕第一有源区112或第三有源区116。在这种情况中，第五阱区204可与隔离区166或168下面的第一阱区102或第三阱区106接触。因此，由此形成的p-n结的区域将通过向下延伸的隔离区166和168而减小。

在一个实施例中，非易失性存储阵列10包括围绕第四阱区202的一部分的第七阱区206。在一些实施例中，第七阱区206掺杂有与第五阱区204或第六阱区124相同类型的掺杂剂，例如N型掺杂剂。因此，第四阱区202在反向偏置电压下与非易失性存储单元100电隔离。通过用于泄漏电流管理的这种布置，可以理想的方式控制在非易失性存储阵列10中的泄漏电流。有效地，通过施加至某个存储单元的高电压的擦除操作不会影响相同的存储单元或相邻存储单元的其他端子上的电势。

图1D示出了根据一些实施例的沿线BB'截取的图1C的非易失性存储阵列的截面图。参照图1D，与第二阱区104的情况类似，设置在非易失性存储单元100的外侧周界处的第六阱区124延伸至第一层152。此外，p-n结172b存在于第一阱区102和第一掺杂区162的P型区以及N型第六阱区124之间的交界处，并且p-n结172a存在于第一阱区102和第一掺杂区162的P型区以及N型第二阱区104之间的交界处。此外，p-n结176存在于P型第一掺杂区162与N型第一层152之间的交界处。由此，第一阱区102和第一掺杂区162基本上被p-n结172a、172b和176包围。

同样地，p-n结174a存在于第三阱区106和第二掺杂区164的P型区以及N型第二阱区104之间的交界处，并且p-n结174b存在于第三阱区106和第二掺杂区164的P型区以及N型第六阱区124之间的交界处。此外，p-n结178存在于P型第二掺杂区164与N型第一层152之间的交界处。由此，第三阱区106和第二掺杂区164基本上被p-n结174a、174b和178包围。

如前所讨论，p-n结出现在P型阱区和N型阱区之间的交界处。在解决非易失性存储单元的电流泄漏问题的现有方法中，额外的深P阱可被配置在第一N型掩埋层与上面的阱区结构之间。因此，通过中间深P阱的帮助，N型阱区不会与下面的N型掩埋层发生短路。然而，尽管能够管理电流泄漏，但是用于深P阱的制造工艺与逻辑电路的目前的工艺流程不兼容，因为在逻辑电路设计中通常不使用深P型阱。结果，由于附加操作，诸如光刻掩模、蚀刻和注入操作，制造成本和产量可能不是期望的。通过比较，所提出的N型阱区104与N型阱区124和N型第一层152结合在不引入任何额外的电流停止层的情况下解决了电流泄漏问题。因此，施加至逻辑器件的先进的工艺流程能够与用于非易失性存储阵列的工艺流程无缝集成。有效地，实现了制造优势，诸如改善的工艺集成和减少的制造成本和周期。

图2A至图2B示出了根据一些实施例的非易失性存储单元200的沿线CC'截取的示意性俯视图和截面图。参照图2A和并且再次参照图1A，第一阱区102与第二阱区104间隔距离W1。此外，第三阱区106与第二阱区104间隔距离W2。在一些实施例中，距离W1等于距离W2。在一个实施例中，距离W1和距离W2中的仅一个减小到0，并且因此仅第一阱区102或第三阱区106连接至第二阱区104。

参照图2B并且再次参照图1B，p-n结272形成在第一掺杂区162与第二掺杂区104之间。相似地，p-n结274形成在第一掺杂区162与第二阱区104之间。因此，分别通过第二阱区104和第一层152隔离第一阱区102或第三阱区106至第一掺杂区162或第二掺杂区164。通过p-n结272和274的这种布置，使得非易失性存储单元200的击穿电压大于非易失性存储单元100的击穿电压，因为在第二阱区104与第一阱区102或第三阱区106之间的更大间隙。因此，允许更高的擦除电压。

图3是根据一些实施例的非易失性存储阵列300的俯视图。该非易失性存储阵列300包括布置为4×2阵列的8个非易失性存储单元mc1至mc8，并且每个存储单元都被配置为与图1A中的非易失性存储单元100相似的方式。此外，该非易失性存储阵列300包括第一阱区302、第二阱区304、第三阱区306和第四阱区308。第二阱区304进一步分为设置在第一阱区302与第三阱区306之间的第二子阱区304a、设置在第三阱区306与第四阱区308之间的第二子阱区304b、以及设置在非易失性存储阵列300的周界上的第三子阱区304c。此外，非易失性存储阵列300包括四个有源区312、342、352和362、两个第二有源区314和344、以及两个第三有源区316和346。此外，非易失性存储阵列300包括8个选择栅极320至327以及8个浮置栅极330至337。

第一有源区312和342设置在第一阱区302上，并且第一有源区352和362设置在第四阱区308上。而且，第三有源区316和346设置在第三有源区306上。此外，在第一阱区302、第二阱区304a和第三阱区306上构建存储单元mc1、mc2、mc3和mc4。相似地，在第四阱区308、第二阱区304b和第三阱区306上构建存储单元mc5、mc6、mc7和mc8。

在非易失性存储阵列300中的8个非易失性存储单元mc1至mc8中，第一存储单元mc1和第二存储单元mc2共享第一有源区312，第三存储单元mc3和第四存储单元mc4共享第一有源区342，第五存储单元mc5和第六存储单元mc6共享第一有源区352，并且第七存储单元mc7和第八存储单元mc8共享第一有源区362。

每个存储单元mc1至mc8包括第一电容器和第二电容器。参照图3和图1A，以第一存储单元mc1为例，第一电容器和第二电容器分别包括栅极区320b和栅极区320c作为它们的第一极板。此外，存储单元mc1、mc2、mc3和mc4共享第二有源区314作为每个存储单元mc1至mc4中的各自的第一电容器的第二极板。此外，存储单元mc1、mc2、mc3和mc4共享第三有源区316作为每个存储单元mc1至mc4中的各自的第二电容器的第二极板。以相似的方式，存储单元mc5、mc6、mc7和mc8共享第二有源区344作为用于其各自的第一电容器的第二极板，并且共享第三有源区346作为用于其各自的第二电容器的第二极板。

第二有源区304设置在第一阱区302与第三阱区306之间(通过部分304a示出)，并且设置在第三阱区306与第四阱区308之间(通过部分304b示出)。此外，第二阱区304从其横向围绕第一阱区302、第三阱区306和第四阱区308。在一个实施例中，第二阱区304具有N型掺杂剂，并且第一阱区302、第三阱区306和第四阱区具有P型掺杂剂。因此，界面p-n结可形成在N型阱区与P型阱区之间。

图4A是根据一些实施例的图1A中的非易失性存储单元的编程操作的示意图。参照图4A并且再次参照图1A和图1B，非易失性存储单元100包括连接至选择栅极130的选择栅极(SG)端、连接至用于第一晶体管101的源极区的接触件141的电源线(SL)，以及连接至用于第一晶体管101的漏极区的接触件142的位线(BL)。此外，编程栅极(PG)端连接至第二电容器105的接触件145、146，并且擦除栅极(EG)端连接至第一电容器103的接触件143、144。此外，主体(BULK)端连接至半导体衬底150。

在本公开内容中，编程操作用于通过电场将负电子推动到浮置栅极120中。此外，擦除操作用于将负电子拉出浮置栅极120或将正电荷推动到浮置栅极120中以便中和负电子。然而，本领域中的任何技术人员应该理解，可以以其他方式提供不同的定义。以下给出了用于通过福勒-诺德海姆(FN)隧穿效应的每一端的电压设定的概括表格。

表1：通过FN隧穿效应的存储单元电压设定

在非易失性存储单元100的编程操作中，如表1中所示，编程栅极PG和擦除栅极EG被提供有预定的编程电压电平HV，同时剩余端保持接地。与此同时，用于其他的未被选择的存储单元的位线电压被提供有预定电压电平大约V_BLN＝HV/2，以便保持被选择的存储单元以及其他未被选择的存储单元的适当操作。当施加至第一电容器103和第二电容器105的电压电平HV足够高时，引起FN隧穿效应以使负电子被隧穿通过隔离层140并且进入浮置栅极120中。此外，要求编程电压电平HV足够大，以用于产生能够使能FN隧穿效应的电场。例如，典型的电场密度为至少大约10MV/cm。此外，编程电压电平HV涉及隔离层140的厚度。较厚绝缘层140将对应于较高编程电压电平HV。在一个实施例中，编程电压在大约10伏至大约20伏之间，诸如如果隔离层140被设计为在大约5-6伏的条件下工作的逻辑器件，则编程电压为大约16伏。在其他实施例中，编程电压在大约5伏至大约10伏之间，诸如如果隔离层140被设计为在大约2.5-3.3伏的条件下工作的逻辑器件，则编程电压为大约7伏。

图4B是根据一些实施例的非易失性存储单元100的擦除操作的示意图。在擦除操作中，如表1中所示，擦除栅极EG单独被提供有预定电压电平HV，同时包括编程栅极PG的剩余端保持接地。因此，如被施加至第一电容器103的电压电平HV V_EG产生大电压降，使FN隧穿效应因此产生，使得负电子从浮置栅极120隧穿移出。可替代地，正电荷被隧穿进入浮置栅极120中。因此，静电荷的数量被有效减少。

如之前所讨论的，擦除栅极EG通过第一电容器103连接至下面的N型第二阱区104。此外，第二阱区104延伸至第一层152。在擦除操作中，正电压间隙HV沿在N型第二阱区104与第一层152、P型阱区102和106之间的边界产生反向偏置p-n结。因此电流被限制至第二阱区104与第一层152内的区域。因此，通过低于结的击穿电压的擦除栅极电压HV有效地管理泄漏电流问题。

在读取操作中，根据表1确定非易失性存储单元100的端。第一晶体管101导通并且被配置为感测在其沟道区中的电流值。用于选择栅极的预定电压V_SG＝V1取决于晶体管性能和速度要求。在一个实施例中，能够确定选择栅极电压V1被设定为可操作电源电压(VDD)，诸如2.5、3.3或5伏。而且，分别施加至编程栅极PG和位线BL的电压，即V_PG＝V2且V_BL＝V3,被预定以便确保读写操作的适当功能。在一些实施例中，能够确定编程栅极电压V2在非易失性存储单元100的大约0伏和大约VDD之间。此外，在一些实施例中，位线电压V_BL＝V3被确定为大约1伏。剩余端接地。

在一些实施例中，非易失性存储单元100能够被配置为以可替代的设定方式工作，诸如沟道热电子(CHE)效应。与FN隧穿效应不同，当利用CHE效应时，流经MOS晶体管的沟道区域的载流子被拉进浮置栅极210或从浮置栅极210拉出。此外，用于通过CHE效应的读取操作施加的电压与通过FN隧穿效应类似。以下的表2概括了用于非易失性存储单元100的可替代操作电压设定。

表2：可替代的存储单元电压设定

在编程操作中，如表2中所示，第一晶体管101通过分别确定为V4和V6的电压V_SG和V_BL导通。此外，电压V4被确定为非易失性存储单元100的可操作电源电压(VDD)，诸如2.5、3.3或5伏，此外，漏极电压V_BL＝V6以及编程栅极(PG)和擦除栅极(EG)电压根据诸如电流值和单元速度的单元特性被确定为在4和7伏之间。剩余端保持接地。因此，感应出沟道电流。而且，沟道区中的热电子被注入浮置栅极120中并且被存储在其中。

在擦除操作中，如表2中所示，位线端BL单独被提供有预定电压电平V_BL＝V7，同时剩余端保持接地。位线电压V7被确定为低于结的击穿电压的最大电平。因此，引起带间热空穴注入效应，使得正电荷隧穿进入浮置栅极120中。因此，由于电荷中和，有效减少了净电荷的数量。

图5示出了根据一些实施例的制造非易失性存储单元的流程图。在步骤502中，提供半导体衬底。在一个实施例中，半导体衬底是p型。

在操作504中，在半导体衬底中形成第一掺杂剂类型的第一层。在一个实施例中，第一掺杂剂类型是N型。通过诸如注入的任意合适的工艺处理第一层。

然后，在操作506中，第一掺杂剂类型的第一阱区形成在第一层上方且附近第一层，因此导致深N阱。在一个实施例中，第一阱向下延伸至第一层。在另一个实施例中，半导体衬底通过第一阱区和第一层被隔离为至少两个部分。第一阱区通过合适的工艺形成，诸如通过注入剂量为大约5×10¹³离子/平方厘米的离子注入。在一个实施例中，第一阱区的第一掺杂浓度高于第一层的第二掺杂浓度。

在操作508中，都由第二掺杂剂类型(诸如P型)组成第二阱区和第三阱区形成在第一层上方。第二阱区和第三阱区形成的深度小于第一阱区的深度。在一些实施例中，第二阱区的底部部分或第三阱区的底部部分通填充有半导体衬底的间隙与第一层间隔开。在一个实施例中，通过例如大约为2×10¹³离子/平方厘米的离子注入剂量来形成第二阱区或第三阱区。

在操作510中，隔离层形成在第一阱区、第二阱区和第三阱区上方。绝缘层可由诸如沉积的合适工艺形成。绝缘层由介电材料制成，诸如氧化硅、氮化硅或氮氧化硅。

在操作512中，形成在绝缘层上方延伸的栅极区。

在一些实施例中，非易失性存储结构包括半导体衬底以及在该半导体衬底中的第一掺杂剂类型的第一层。该非易失性存储结构还包括在第一层上方的第二掺杂剂类型的第一阱区、第一掺杂剂类型的第二阱区以及在第一层上方并且与第一阱区间隔开的第二掺杂剂类型的第三阱区。第二阱区设置在第一阱区与第三阱区之间并且向下延伸至第一层。非易失性存储结构包括延伸越过第一阱区、第二阱区和第三阱区的第一栅极层。

优选地，所述第一掺杂剂类型为N型，并且所述第二掺杂剂类型为P型。

优选地，非易失性存储器还包括均为所述第二掺杂剂类型的第一掺杂区和第二掺杂区，所述第一掺杂区设置在所述第一阱区与所述第二阱区之间，并且所述第二掺杂区设置在所述第二阱区与所述第三阱区之间。

优选地，通过所述第二阱区和所述第一层隔离所述第一阱区和所述第三阱区。

优选地，所述第二阱区覆盖所述第一阱区和所述第三阱区的横向部分。

优选地，非易失性存储器还包括在所述第一栅极层与所述第一阱区、所述第二阱区和所述第三阱区之间的绝缘区。

优选地，非易失性存储器还包括晶体管，所述晶体管具有第二栅极以及所述第一阱区中的第一有源区，其中，所述第一有源区具有第一源极区和第一漏极区并且与所述第一栅极层和所述第二栅极重叠。

优选地，非易失性存储器还包括在所述第二阱区中的第二有源区，所述第二有源区与所述第一栅极层重叠，并且包括第二源极区和电连接至所述第二源极区的第二漏极区。

优选地，非易失性存储器还包括所述第三阱区中的第三有源区，所述第三有源区与所述第一栅极层重叠，并且包括第三源极区和电连接至所述第三源极区的第三漏极区。

优选地，在用于所述非易失性存储单元的擦除操作中，所述第二有源区被施加有大约10伏到大约20伏的电压电平，并且所述第一有源区和所述第三有源区接地。

在一些实施例中，提供非易失性存储单元。该非易失性存储单元包括半导体衬底以及在该衬底中的第一掺杂剂类型的第一层。该非易失性存储单元还包括在第二掺杂剂类型的第一阱区上的第一晶体管、在第一掺杂剂类型的第二阱区上的第一电容器、以及在第二掺杂剂类型的第三阱区上的第二电容器。第一阱区和第三阱区被第二阱区和第一层围绕。

优选地，所述第一掺杂剂类型为N型，并且所述第二掺杂剂类型为P型。

优选地，所述第二阱区延伸至所述第一层。

优选地，非易失性存储器还包括所述第一掺杂剂类型的第四阱区，所述第四阱区被配置为覆盖所述非易失性存储单元的横向部分。

优选地，非易失性存储器还包括均为所述第二掺杂剂类型的第一掺杂区和第二掺杂区，其中所述第一阱区与所述第二阱区在第一边界处形成第一p-n结以及所述第一阱区与所述第一层在第二边界处通过所述第一掺杂区形成第二p-n结，并且所述第三阱区与所述第二阱区在第三边界处形成第三p-n结以及所述第三阱区与所述第一层在第四边界处通过所述第二掺杂区形成第四p-n结。

优选地，非易失性存储器还包括第二晶体管，其中所述第一晶体管包括第一栅极层以及所述第一阱区中的第一有源区，所述第二晶体管包括第二栅极，并且所述第一有源区与所述第一栅极层和所述第二栅极重叠。

优选地，所述第一电容器和所述第二电容器中的每一个均包括两个极板，所述第一栅极层为用于所述第一电容器的一个极板以及用于所述第二电容器的一个极板。

在一些实施例中，提供制造非易失性存储单元的方法。该方法包括：提供半导体衬底；在该半导体衬底中形成第一掺杂剂类型的第一层；在第一层上方形成第一掺杂剂类型的第一阱区，并且使第一阱区延伸至第一层；以及在第一层上方形成第二掺杂剂类型的第二阱区和第三阱区。

优选地，用于制造非易失性存储单元的方法还包括在所述第一阱区、所述第二阱区和所述第三阱区上方形成绝缘层。

优选地，用于制造非易失性存储单元的方法还包括形成在所述绝缘层上方延伸的栅极区。

以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替代以及改变。