短沟道半导体功率器件及其制备方法与流程

本发明涉及电子器件领域，特别是涉及一种短沟道半导体功率器件。本发明还涉及制造短沟道半导体功率器件的方法。

背景技术：

碳化硅是一种重要的半导体材料。碳化硅功率器件具有高的开关速率、低的能量损耗，因此其在多个领域中得到广泛应用。

对于碳化硅功率器件(例如mosfet)来说，沟道电阻是器件导通电阻的重要组成部分，当器件漂移层电阻较小的时候更是如此。沟道电阻的降低可以通过增大沟道迁移率或者减小沟道长度来实现，但是由于碳化硅与氧化层界面的质量问题，沟道迁移率很难得到有效提高，因此减小沟道长度就成了降低沟道电阻的主要方式。

在现有技术中，通常使用自对准技术制备短沟道的碳化硅mosfet，并且可以容易地制备具有1μm以下的短沟道功率器件。由于杂质在碳化硅中的扩散系数非常小，因此碳化硅的掺杂采用离子注入的方式。

但是这会造成离子注入形成的n+源区的底部为直角或接近直角。当功率器件处于关断状态时，漏结耗尽区会随着漏极电压的增加向源区扩展，并且在扩展到n+源区的底部直角区域时，会引起源漏穿通。在沟道长度较短的情况下，这会导致功率器件的耐压性很低。

技术实现要素：

针对上述问题，本发明提出了一种短沟道半导体功率器件，所述器件包括：

具有重掺杂层的碳化硅晶元，其上生长有轻掺杂的外延层；

设在所述外延层中并被所述外延层的一部分间隔开的第一基区和第二基区；

掩模层，其设在用以将所述第一基区和所述第二基区间隔开的所述外延层的部分之上；

二氧化硅层，其设置在所述掩模层的外表面上；

分别处于所述第一基区和所述第二基区上的重掺杂源区，所述重掺杂源区与所述外延层的部分之间形成有沟道，其中，所述第一基区和所述第二基区的掺杂浓度从沟道部分的上表面向下逐渐增加。

根据本发明的短沟道半导体功率器件，所述沟道的宽度从上至下逐渐变宽，使得所述重掺杂源区的侧壁的横截面为弧形。

根据本发明的短沟道半导体功率器件，所述外延层的一部分为jfet结。

根据本发明的另一个方面，还提供了一种用于制备短沟道半导体功率器件的方法，所述方法包括以下步骤：

在具有重掺杂层和轻掺杂层的碳化硅半导体晶元上形成掩模；

在形成后的掩模上进行蚀刻，形成离子注入窗口；

通过所述离子注入窗口注入离子以在所述轻掺杂层中形成第一基区和第二基区，所述第一基区与所述第二基区之间由所述轻掺杂层的一部分隔开；

在所述碳化硅半导体晶元的整个表面沉积形成硅薄膜，并对所述薄膜进行氧化，以形成二氧化硅层；

对所述二氧化硅层进行刻蚀，以将所述二氧化硅层中含有转角区域以外的二氧化硅薄膜刻蚀掉；

在碳化硅半导体晶元表面进行离子注入，形成重掺杂源区，在所述重掺杂源区与所述轻掺杂层的部分之间形成有沟道；

其中，所述第一基区和所述第二基区的掺杂浓度从沟道部分的上表面向下逐渐增加。

根据本发明的用以制备短沟道半导体功率器件的方法，在将硅薄膜进行氧化时，形成具有弧形拐角区域的二氧化硅层，所述弧形拐角区域在靠近所述掩模的侧壁处。

根据本发明的用以制备短沟道半导体功率器件的方法，通过具有弧形拐角区域的二氧化硅层进行离子注入时，形成具有弧形侧壁的重掺杂源区，以及宽度从上至下逐渐变宽的沟道。

根据本发明的用以制备短沟道半导体功率器件的方法，掺杂浓度在10¹⁸-10²¹cm^-3数量级。

根据本发明的用以制备短沟道半导体功率器件的方法，二氧化硅层的厚度在0.3-4微米之间，且沟道的宽度在0.3-4微米之间。

根据本发明的一个实施例，所述沟道的宽度渐变是通过spacer工艺来实现的。

本发明的有益之处在于：第一基区和第二基区从上往下逐渐增加的掺杂浓度分布，一方面抑制了源区与漂移区的穿通现象，另一方面可以很好的控制器件的阈值电压；沟道宽度从上往下是逐渐递增的，栅氧化层下表面一定厚度的沟道宽度足够小，可以有效降低器件导通时的沟道电阻，而向下逐渐增加的沟道宽度，则使源区与漂移区距离增加，在器件关断状态时，漏结耗尽区可以达到更大的宽度，从而提高器件的耐压；渐变的沟道宽度是通过spacer工艺实现的，掩膜侧壁通过硅薄膜的淀积、氧化、刻蚀形成，能有效形成底部为弧形的掩膜侧壁，工艺简单易于控制。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

在下文中将基于实施例并参考附图来对本发明进行更详细的描述。其中，在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例：

图1显示了采用自对准技术制备短沟道mosfet的结构示意图；

图2显示了根据本发明的短沟道碳化硅功率mosfet横截面的结构示意图；以及

图3-11分别显示了根据本发明的短沟道碳化硅功率mosfet的制备工艺流程图，其中，图6、图7和图8分别为形成n+源区的侧壁离子注入掩膜过程的示意图。

具体实施方式

下面将结合附图对本发明作进一步说明。

在传统的接触式光刻工艺中，沟道的最小长度受限于基区和源区图形之间的对准精度，一般很难将沟道长度控制在2um以下。专利《short-channelsiliconcarbidepowermosfet》以及专利《在碳化硅半导体薄膜双注入区形成短沟道的方法》公开了采用自对准技术制备短沟道的方法(它们的公开内容在此引入作为参考)，这种方法能够获得长度小于0.5um的沟道，对于减小沟道电阻具有非常显著的效果。

图1为采用自对准spacer技术制备短沟道mosfet的效果示意图。以n沟道mosfet为例，因为杂质在碳化硅中的扩散系数非常小，所以碳化硅的掺杂采用离子注入的方式。短沟道的形成包括以下基本步骤：

(1)提供具有n+衬底1和n-外延层2的碳化硅晶圆，

(2)通过淀积、光刻、刻蚀等工艺形成多晶硅6的图形，

(3)以多晶硅6为掩膜离子注入形成p型基区3，

(4)热氧化多晶硅6形成二氧化硅层7，

(5)离子注入形成n+源区4，

其中沟道5的宽度取决于多晶硅6两侧二氧化硅层的厚度。通过控制多晶硅的氧化条件，可以较为精确的控制二氧化硅层的厚度，其误差可以小于0.1um，从而能够轻易实现1um以下的短沟道器件的制备。

然而，采用自对准技术制备的短沟道碳化硅功率mosfet器件，由于n+源区的离子注入掩膜侧壁为垂直或接近垂直，使得形成的n+源区轮廓接近矩形，其底部近乎为直角，这就使器件在关断状态时漂移区与源区很容易在该直角区域发生穿通现象，从而降低器件耐压。为了保持短沟道碳化硅功率mosfet的低沟道电阻优点，同时提高器件耐压。

为消除该问题，本发明提供了一种沟道宽度渐变的碳化硅功率mosfet器件。该器件包括：

重掺杂的n型衬底以及位于衬底上的n-外延层，所述n-外延层作为mosfet的漂移层；

在轻掺杂的n-外延层中以一定距离相互间隔地设置p型基区。p型基区是通过单次或多次离子注入形成的，也可以是结合补偿离子注入形成的。其掺杂浓度在靠近上表面沟道的区域最低，并向下逐渐升高；

在p型基区中通过离子注入形成且以一定距离间隔的n+源区，所述n+源区在靠近沟道一侧的轮廓为倾斜的。在一个典型的例子中，该轮廓可以为弧形，从而使沟道在靠近栅氧化层一侧的宽度较小，并向下逐渐增大；

在n+源区之间的间隔区域通过离子注入形成的重掺杂p+基区接触区，所述p+基区接触区的深度大于或等于n+源区，p型基区通过p+基区接触区与源极相连；

位于n-外延层上表面的栅氧化层以及位于栅氧化层上表面的栅极，所述栅氧化层向两边延伸覆盖住沟道区域并覆盖一部分n+源区，所述栅极宽度小于所述栅氧化层宽度；

位于n+源区及p+基区接触区上表面的源/基区欧姆接触，所述源/基区欧姆接触材料优选金属，n型欧姆接触与p型欧姆接触可以采用同种金属同时进行制备，也可采用不同金属分别进行制备。

如图2所示，其中显示出本发明的一个实施例的横截面结构。在该实施例中，以n沟道器件为例，详细显示了根据本发明的器件内部结构。

其中，衬底10为n型重掺杂，其上生长一层轻掺杂的n-外延层11。p型基区12通过离子注入形成，位于n-外延层11中并以一定距离间隔，p+基区接触区13与n+源区14通过离子注入分别形成，两者相邻并都位于p型基区12中。

n+源区14位于沟道一侧的边界为弧形，p+基区接触区13的深度大于或等于n+源区14的深度，n+源区与jfet区之间的区域为沟道15，沟道15的宽度随n+源区14的边界变化而变化。

p+基区接触区13与n+源区14的上表面为源/基区欧姆接触16。源/基区欧姆接触16可以为同种金属同时与p+基区接触区13和n+源区14形成接触，也可以为不同金属分别与p+基区接触区13和n+源区14形成接触。

栅极氧化层17覆盖jfet区和沟道区15，并向两边延伸覆盖部分n+源区14。栅极18位于栅极氧化层17上，并同样覆盖jfet区、沟道区15和部分n+源区14，但宽度小于栅极氧化层17的宽度。

本发明还提出了一种要制备上述沟道宽度渐变的碳化硅功率mosfet器件的工艺方法，该方法包括以下步骤：

(1)提供一个碳化硅半导体晶圆，该晶圆包括重掺杂的n+衬底层，以及相对轻掺杂的n-外延层；

(2)在n-外延层上生长一层薄膜，该薄膜可以为金属、金属氧化物等，然后通过光刻、刻蚀技术形成p型基区离子注入的掩膜图形；

(3)一次或多次离子注入，和/或结合补偿离子注入的方式，在掩膜两侧形成p型基区，最终形成的p型基区掺杂浓度在近上表面处较低，并随深度增加而增加；

(4)离子注入后在样品上表面生长一层硅薄膜，硅薄膜厚度由最终所要获得的沟道宽度确定；

(5)对样品进行氧化，使样品表面的硅薄膜完全氧化形成二氧化硅层；

(6)对二氧化硅层进行各向异性刻蚀，当刻蚀到碳化硅表面时停止，此时p型基区离子注入掩膜的侧壁依然有二氧化硅层保留，该二氧化硅层的厚度和形状决定了沟道的宽度和轮廓；

(7)采用光刻、刻蚀或剥离工艺在p型基区中间位置上表面形成掩膜图形，以阻挡随后的n+源区离子注入该区域；

(8)一次或多次离子注入形成n+源区；

(9)去除样品表面的各种掩膜层和氧化层，然后生长一层薄膜，该薄膜可以为金属、金属氧化物、硅化物等，使用步骤(7)中的同一块光刻版，采用光刻技术在薄膜位于p型基区的中间位置开口，形成p+基区接触区的离子注入窗口；

(10)一次或多次离子注入形成p+基区接触区，离子注入深度大于或等于n+源区深度；

(11)去除掩膜层，对样品进行离子注入激活退火；

(12)氧化生长栅氧化层，形成源/基区欧姆接触及栅极。

图3-11为本发明的一个实施例的具体工艺流程。该工艺流程开始于碳化硅半导体晶圆，如图3所示。碳化硅晶圆可以为各种晶型，如4hsic或6hsic，包括重掺杂的n+衬底10和相对轻掺杂的n-外延层11。在本实施例中，n-外延层作为mosfet器件的漂移层。

在碳化硅半导体晶圆上制备p型基区离子注入掩膜20，如图4所示，掩膜可以为金属或金属氧化物，如al2o3。掩膜生长后通过光刻、干法刻蚀形成p型基区的离子注入窗口。离子注入21形成p型基区12，如图5所示。离子注入的能量、剂量和深度由器件需求决定，为进一步抑制穿通现象，p型基区12的底部掺杂浓度较高，而沟道区15的掺杂浓度则相对较低。

图6、图7和图8为形成n+源区14的侧壁离子注入掩膜的示意图。在图6中，在整个样品表面淀积形成一层硅薄膜22，薄膜厚度为0.1-3um，然后对硅薄膜进行氧化，使硅薄膜全部转变为二氧化硅23。由于硅薄膜在氧化形成二氧化硅后厚度会增加，使硅薄膜原本的转折直角区域在氧化后变成弧形，然后通过各向异性刻蚀，如rie。将除侧壁二氧化硅24的二氧化硅薄膜全部刻蚀掉，形成如图8所示的图形。侧壁二氧化硅24的厚度为0.3-4um，侧壁的厚度与形状决定了沟道的宽度与形貌。

在p形基区12中间形成另一层掩膜25，如al2o3，以阻挡n型离子注入到p+基区接触区13中。然后，进行n型离子注入26形成n+源区14，如图9所示。离子注入能量、剂量和深度等由器件要求决定。

去除掩膜20、24和25，然后在样品表面形成另一掩膜层27，如al2o3，覆盖住除p+基区接触区13的样品表面，接着进行离子注入28形成p+基区接触区13，如图10中所示。其掺杂浓度在10¹⁸-10²¹cm^-3数量级。p+基区接触区的深度大于或等于n+源区。在p型离子注入后，去除掩膜27，形成如图11所示的图形。

在对样品进行离子注入激活退火后，通过热氧化的方法生长栅极氧化层17，并在no或n2o中进行退火。栅极18与源/基区欧姆接触16的制作顺序取决于两个结构所选用的材料。源/基区欧姆接触16优选采用同种金属制备，如ti/ni。根据本发明的原理，可以简化工艺节约成本，也可采用不同金属制备，金属制备完成后需进行退火。栅极18可以为多晶硅或金属等，若在源/基区欧姆接触16的退火温度下，栅极18的材料性能会发生变化，则栅极18需在源/基区欧姆接触16完成后制备。

应该理解的是，本发明所公开的实施例不限于这里所公开的特定结构、处理步骤或材料，而应当延伸到相关领域的普通技术人员所理解的这些特征的等同替代。还应当理解的是，在此使用的术语仅用于描述特定实施例的目的，而并不意味着限制。

说明书中提到的“一个实施例”或“实施例”意指结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，说明书通篇各个地方出现的短语“一个实施例”或“实施例”并不一定均指同一个实施例。

虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。