半导体结构的形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术：

随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小，关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，进而可以提高器件的性能。然而，随着器件面积以及器件之间的距离不断缩小，问题也随之产生。

随着半导体器件集成度的提高，器件之间距离不断缩小，这就要求半导体器件之间的介质层具有很好的绝缘性。如果所述介质层的绝缘性较差在施加电压的情况下就可能被击穿，增加半导体器件的漏电流，甚至引起不同半导体器件之间的短路，从而影响半导体结构性能。

一种方法是对所述介质层进行离子注入，减小介质层在刻蚀伪栅极过程中的刻蚀速率，从而减少所述介质层表面出现的凹坑，进而增加所述介质层的绝缘性。

然而，现有的半导体结构的形成方法容易导致所形成的半导体结构性能较差。

技术实现要素：

本发明解决的问题是提供一种半导体结构的形成方法，能够改善所形成的半导体结构性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成伪栅极结构，所述伪栅极结构包括位于所述衬底上的伪栅介质层以及位于所述伪栅介质层上的伪栅极；在所述衬底上形成介质层，所述介质层覆盖所述伪栅极结构侧壁，并暴露出所述伪栅极顶部表面；去除所述伪栅极，暴露出伪栅介质层，在所述介质层内形成开口；在所述开口中形成保护层，所述保护层覆盖所述伪栅介质层；形成所述保护层之后，对所述介质层进行离子注入；离子注入之后，去除所述保护层；去除所述保护层之后，去除所述伪栅介质层，形成栅极槽。

可选的，所述保护层为抗反射涂层或有机介质层。

可选的，去除所述伪栅极的工艺包括：湿法刻蚀。

可选的，形成所述保护层的步骤包括：在所述开口中和所述介质层上形成初始保护层；去除所述介质层上的初始保护层，形成保护层。

可选的，形成初始保护层的工艺包括：旋涂工艺或化学气相沉积工艺。

可选的，去除所述介质层上的初始保护层的工艺包括：干法刻蚀工艺或化学机械研磨。

可选的，去除所述保护层的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。

可选的，去除所述伪栅介质层的工艺包括：湿法刻蚀工艺或干法刻蚀工艺。

可选的，所述伪栅介质层的材料为氧化硅。

可选的，所述介质层的材料为氧化硅。

可选的，所述离子注入注入的离子为硅离子、氮离子或碳离子。

可选的，形成所述介质层的步骤包括：在所述衬底上形成初始介质层，所述初始介质层覆盖所述伪栅极结构侧壁和顶部表面；对所述初始介质层进行平坦化处理，暴露出所述伪栅极顶部表面。

可选的，所述平坦化处理的工艺包括化学机械研磨工艺。

可选的，去除所述伪栅介质层之后，还包括：在所述栅极槽中形成栅极结构，所述栅极结构包括：位于所述栅极槽底部和侧壁表面的栅介质层；位于所述栅介质层表面的栅极。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体结构的形成方法中，在对所述介质层进行离子注入之前，去除所述伪栅极，通过一次去除工艺去除所述伪栅极，能够简化工艺流程，降低生产成本。且由于所述伪栅极中没有注入离子，因此，所述离子注入不容易降低伪栅极的去除速率，去除所述伪栅极之后，所述伪栅介质层上残留的伪栅极材料较少，从而不容易影响栅介质层的去除，也就不容易在所述衬底上残留较多的栅介质层材料，因此，所述形成方法能够改善半导体结构性能。此外，离子注入之前，在所述开口中形成保护层，所述保护层能够在离子注入过程中保护所述伪栅介质层，避免在所述伪栅介质层中注入离子，因此，所述离子注入不容易降低所述伪栅介质层的去除速率，进而能够在去除伪栅介质层之后，减少衬底上残留的伪栅介质层材料。因此，所述形成方法能够改善半导体结构性能。

进一步，湿法刻蚀的刻蚀选择性好，通过湿法刻蚀工艺去除所述伪栅极，对所述伪栅介质层的损伤小，能够保证所述伪栅介质层具有较好的刻蚀形貌，从而在去除所述伪栅介质层的过程中，伪栅介质层能够为衬底提供良好的保护作用，从而减少对伪栅介质层下方衬底的损伤，进而改善半导体结构性能。

附图说明

图1至图3是一种半导体结构的形成方法各步骤的结构示意图；

图4至图12是本发明的半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

半导体结构的形成方法存在诸多问题，例如：所形成的半导体器件之间介质层的绝缘性较差，半导体结构的漏电流较大。

现结合一种半导体结构的形成方法，分析所形成的半导体器件之间介质层的绝缘性较差，半导体结构的漏电流较大的原因：

图1至图3是一种半导体结构的形成方法各步骤的结构示意图。

所述半导体结构的形成方法如图1至图3所示。

请参考图1，提供基底100，所述基底100上具有鳍部101；形成横跨所述鳍部101的伪栅极结构，所述伪栅极结构位于所述鳍部101部分侧壁和顶部表面，所述伪栅极结构包括：横跨所述鳍部101的伪栅介质层111，位于所述伪栅介质层111上的伪栅极112，以及位于所述伪栅极112上的掩膜层113；在所述伪栅极结构两侧的鳍部101中形成源漏掺杂区120；在所述基底100和伪栅极结构上形成初始介质层131。

所述伪栅介质层111和所述初始介质层131的材料均为氧化硅。

请参考图2，对所述初始介质层131和掩膜层113进行平坦化处理至暴露出所述伪栅极112顶部表面，形成介质层130。

继续参考图2，对所述介质层130和所述伪栅极112进行离子注入，在所述介质层130和所述伪栅极112中注入掺杂离子。

请参考图3，去除所述伪栅极112(如图2所示)和所述伪栅介质层111(如图2所示)，在所述介质层130中形成栅极槽。

后续在所述栅极槽中形成栅极结构。

其中，在去除所述伪栅介质层111的过程中，所述介质层130也容易被刻蚀，从而容易在所述介质层130中形成凹坑。在后续形成栅极结构的过程中，所述凹坑中容易残留金属材料，从而影响半导体结构性能。

所述半导体结构的形成方法为了减少所述介质层130中的凹坑，在去除所述伪栅极112之前，对所述介质层130进行离子注入，降低所述介质层130在去除所述伪栅介质层111过程中的刻蚀速率，进而改善半导体结构性能。

然而，由于所述介质层130暴露出所述伪栅极112，在对所述介质层130进行离子注入的过程中，所述伪栅极112中也容易注入掺杂离子，所述掺杂离子容易降低所述伪栅极112的去除速率，从而导致在去除所述伪栅极112和伪栅介质层111之后，所述基底100上残留伪栅极112材料和伪栅介质层111材料，进而影响所形成晶体管的性能。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成伪栅极结构，所述伪栅极结构包括位于所述衬底上的伪栅介质层以及位于所述伪栅介质层上的伪栅极；在所述衬底上形成介质层，所述介质层覆盖所述伪栅极结构侧壁，并暴露出所述伪栅极顶部表面；去除所述伪栅极，暴露出伪栅介质层，在所述介质层内形成开口；在所述开口中形成保护层，所述保护层覆盖所述伪栅介质层；形成所述保护层之后，对所述介质层进行离子注入；离子注入之后，去除所述保护层；去除所述保护层之后，去除所述伪栅介质层，形成栅极槽

其中，在对所述介质层进行离子注入之前，去除所述伪栅极，通过一次去除工艺去除所述伪栅极，能够简化工艺流程，降低生产成本。且由于所述伪栅极中没有注入离子，因此，所述离子注入不容易降低伪栅极的去除速率，去除所述伪栅极之后，所述伪栅介质层上残留的伪栅极材料较少，从而不容易影响栅介质层的去除，也就不容易在所述衬底上残留较多的栅介质层材料，因此，所述形成方法能够改善半导体结构性能。此外，离子注入之前，在所述开口中形成保护层，所述保护层能够在离子注入过程中保护所述伪栅介质层，避免在所述伪栅介质层中注入离子，因此，所述离子注入不容易降低所述伪栅介质层的去除速率，进而能够在去除伪栅介质层之后，减少衬底上残留的伪栅介质层材料。因此，所述形成方法能够改善半导体结构性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图4，提供衬底。

本实施例中，所述衬底包括：基底200和位于所述基底200上的鳍部201。在其他实施例中，所述衬底还可以为平面衬底。

本实施例中，所述衬底包括：核心区和外围区。

所述核心区用于形成核心器件；所述外围区用于形成外围器件。

本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料还可以为锗或硅锗。

本实施例中，所述鳍部201的材料为硅。在其他实施例中，所述鳍部的材料还可以为锗或硅锗。

本实施例中，形成所述衬底的步骤包括：提供初始衬底；在所述初始衬底上形成图形化的硬掩膜；以所述硬掩膜为掩膜对所述初始衬底进行刻蚀，形成基底200和位于所述基底200上的鳍部201；去除所述硬掩膜。

本实施例中，所述硬掩膜的材料为氮化硅。在其他实施例中，所述硬掩膜的材料还可以为氮氧化硅。

本实施例中，所述形成方法还包括：在所述基底200上形成隔离结构202，所述隔离结构202覆盖所述鳍部201部分侧壁。

本实施例中，所述隔离结构202的材料为氧化硅。

继续参考图4，在所述衬底上形成伪栅极结构，所述伪栅极结构包括位于所述衬底上的伪栅介质层211和位于所述伪栅介质层211上的伪栅极212。

本实施例中，所述伪栅极结构横跨所述鳍部201，并位于所述鳍部201部分侧壁和顶部表面。

本实施例中，所述伪栅介质层222的材料为氧化硅。

本实施例中，所述伪栅极212的材料为多晶硅。

本实施例中，所述伪栅极结构还包括：位于所述伪栅极212上的掩膜层213。

本实施例中，所述掩膜层213的材料为氧化硅。

本实施例中，形成所述栅极结构之后，还包括：形成覆盖所述伪栅极结构侧壁和顶部表面的阻挡层。

所述阻挡层用做后续对所述初始介质层230进行平坦化处理时的阻挡层。

形成所述伪栅极结构之后，所述形成方法还包括：在所述伪栅极结构两侧的鳍部201中形成源漏掺杂区220。

本实施例中，形成所述源漏掺杂区220的工艺包括：外延生长工艺。

本实施例中，所述源漏掺杂区220包括：位于所述核心区i伪栅极结构两侧鳍部202中的第一源漏掺杂区；位于所述外围区iii伪栅极结构两侧鳍部202中的第二源漏掺杂区。

本实施例中，所述第一源漏掺杂区的材料为硅或硅碳。在其他实施例中，所述第一源漏掺杂区的材料还可以为硅锗。

本实施例中，所述第一源漏掺杂区中具有第一掺杂离子，所述第一掺杂离子为磷离子或砷离子。在其他实施例中，所述第一掺杂离子还可以为硼离子或bf^2-离子。

本实施例中，所述第二源漏掺杂区的材料为硅或硅锗。在其他实施例中，所述第二源漏掺杂区的材料还可以为硅锗。

本实施例中，所述第二源漏掺杂区中具有第二掺杂离子，所述第二掺杂离子为硼离子或bf^2-离子。在其他实施例中，所述第二掺杂离子还可以为磷离子或砷离子。

继续参考图4，在所述衬底上形成初始介质层230，所述初始介质层230覆盖所述伪栅极结构侧壁和顶部表面。

所述初始介质层230用于形成介质层，实现所形成晶体管与外部电路的电隔离。

本实施例中，所述初始介质层230的材料为氧化硅。

本实施例中，形成所述初始介质层230的工艺包括流体化学气相沉积工艺。流体化学气相沉积工艺形成的初始介质层230的间隙填充能力较强，形成的介质层绝缘性好。

请参考图5，对所述初始介质层230(如图4所示)进行平坦化处理，暴露出所述伪栅极212顶部表面，形成介质层231。

所述介质层231用于实现所形成晶体管与外部电路的电绝缘。

需要说明的是，本实施例中，所述伪栅极212上具有掩膜层213(如图4所示)，所述形成方法还包括：去除所述掩膜层213，暴露出所述伪栅极212顶部表面。

本实施例中，通过所述平坦化处理去除所述掩膜层213。

本实施例中，所述平坦化处理的工艺包括：化学机械研磨工艺。

请参考图6，去除所述伪栅极212(参考图5)，暴露出伪栅介质层211，在所述介质层231内形成开口215。

在后续对所述介质层进行离子注入之前，去除所述伪栅极212。由于所述伪栅极212中没有注入离子，因此，所述伪栅极212的去除速率不会受离子注入的影响，去除所述伪栅极212之后，所述伪栅介质层211上残留的伪栅极212材料较少，从而不容易影响后续栅介质层211的去除。

本实施例中，通过湿法刻蚀去除部分所述伪栅极212。湿法刻蚀的刻蚀选择性好，对所述伪栅介质层211的损伤小，从而不容易在后续去除所述伪栅介质层211的过程中，降低所述伪栅介质层211对衬底的保护作用，从而能够减少对伪栅介质层211下方衬底的损伤，从而能够改善半导体结构性能。

后续在所述开口215中形成保护层，所述保护层覆盖所述伪栅介质层212。

本实施例中，在所述开口215中形成保护层的步骤如图7和图8所示。

请参考图7，在所述开口215中和所述介质层231上形成初始保护层240。

所述初始保护层240用于形成保护层。

本实施例中，所述初始保护层240为有机抗反射涂层。在其他实施例中，所述初始保护层还可以为有机介质层。

本实施例中，所述初始保护层240的去除较容易，不容易在所述伪栅极层214上残留保护层材料，因此，不容易影响所形成半导体结构的性能。

本实施例中，形成所述初始保护层240的工艺包括旋涂工艺。旋涂工艺形成的初始保护层240的间隙填充能力较强，能够充分填充于所述开口215中，从而使所形成的保护层对伪栅极层214的保护作用较强，进而防止后续离子注入过程中，在所述伪栅极层214中注入掺杂离子。在其他实施例中，形成所述初始保护层的工艺还可以包括化学气相沉积工艺。

请参考图8，去除所述介质层231上的初始保护层240，形成保护层241。

所述保护层241能够在后续的离子注入过程中保护所述伪栅介质层211，避免在所述伪栅介质层211中注入离子，因此，所述伪栅介质层211的去除速率不容易受离子注入的影响，进而能够减少衬底上残留的伪栅介质层211材料，因此，所述形成方法能够改善半导体结构性能。

本实施例中，所述保护层241的材料与所述初始保护层240的材料相同。具体的，所述保护层241为有机抗反射涂层。在其他实施例中，所述保护层还可以为有机介质层。

本实施例中，去除所述介质层231上的初始保护层240的工艺包括干法刻蚀。在其他实施例中，还可以通过化学机械研磨去除所述介质层上的初始保护层。

本实施例中，如果所述保护层241的厚度过小，不利于对所述伪栅介质层211进行保护。本实施例中，所述保护层241的厚度等于所述开口215的深度。

请参考图9，形成所述保护层241之后，对所述介质层231进行离子注入，在所述介质层231中注入掺杂离子。

所述保护层241覆盖所述伪栅极层214表面，对所述介质层231进行离子注入的过程中，所述保护层241能够阻挡所述掺杂离子到达所述伪栅极层214，因此，所述保护层241能够保护所述伪栅极层214，防止在所述伪栅极层214中注入掺杂离子。

所述掺杂离子能够注入所述介质层231原子间隙中，从而增加所述介质层231的致密性，进而能够降低所述介质层231在后续刻蚀所述伪栅介质层211的过程中的刻蚀速率，因此，所述离子注入能够减小所述介质层231中的凹坑，从而减少后续形成栅极的过程中在所述凹坑中残留的栅极材料，进而增加所述介质层231的绝缘性。

本实施例中，所述掺杂离子包括：碳离子、氮离子或硅离子。所述掺杂离子能够增加所述介质层231的致密性，从而能够在后续刻蚀伪栅介质层211的过程中，降低所述介质层231的刻蚀速率，减小所述介质层231中的凹坑，进而增加所述介质层231的绝缘性。

后续，离子注入之后，去除所述保护层241；去除所述保护层241之后，去除所述伪栅介质层211，形成栅极槽。

本实施例中，所述衬底包括核心区i和外围区ii，所述栅极槽包括位于核心区i介质层231中的第一栅极槽；位于外围区ii介质层231中的第二栅极槽。

本实施例中，所述衬底包括核心区i和外围区ii，外围区ii伪栅介质层211厚度大于核心区i伪栅介质层211的厚度，因此，对所述核心区i伪栅介质层211和外围区ii伪栅介质层211分别去除。具体的，去除所述保护层241和所述伪栅介质层的步骤包括：去除所述核心区i保护层241和核心区i伪栅介质层211，在所述核心区i介质层231中形成第一栅极槽；去除所述外围区ii保护层241和外围区ii伪栅介质层211，在所述外围区ii介质层231中形成第二栅极槽，具体如图10和图11所示。

请参考图10，去除所述核心区i保护层241和核心区i伪栅介质层211，在所述核心区i介质层231中形成第一栅极槽271。

去除所述核心区i保护层241和核心区i伪栅介质层211的步骤包括：在所述保护层241和介质层231上形成初始第一抗反射涂层；在外围区ii初始第一抗反射涂层上形成第一光刻胶251；以所述第一光刻胶251为掩膜，对所述核心区i保护层241和初始第一抗反射涂层进行刻蚀，去除核心区i保护层241，并去除核心区i初始第一抗反射涂层，形成第一抗反射涂层252；去除核心区i保护层241和初始第一抗反射涂层之后，去除所述核心区i伪栅介质层211。

本实施例中，所述第一抗反射涂层252用于使光刻表面平坦化，从而降低光刻界面对光的反射作用。

本实施例中，所述第一光刻胶251用于保护所述外围区ii伪栅介质层211不被刻蚀。

本实施例中，通过湿法刻蚀工艺对所述核心区i保护层241和初始第一抗反射涂层进行刻蚀。在其他实施例中，还可以通过干法刻蚀工艺对所述核心区保护层和初始第一抗反射涂层进行刻蚀。

本实施例中，所述保护层241的材料为有机抗反射涂层，通过湿法刻蚀能够很容易地去除，且所述保护层241、初始第一抗反射涂层与所述伪栅介质层211的刻蚀选择比较大，从而能够在保证所述伪栅介质层211损伤较小的情况下，使所述保护层241和初始第一抗反射涂层去除较彻底，因此，不容易在所述伪栅介质层211上残留保护层241材料，从而不容易影响所述伪栅介质层211的去除，进而不容易在所述核心区i鳍部201上残留伪栅介质层211材料，进而能够改善所述形成半导体结构性能。

本实施例中，对所述核心区i伪栅介质层211进行刻蚀的工艺包括：干法刻蚀或湿法刻蚀。

请参考图11，去除所述外围区ii保护层241和外围区ii伪栅介质层211，在所述外围区ii介质层231中形成第二栅极槽272，所述第二栅极槽272与所述第一栅极槽271构成栅极槽。

去除所述外围区ii保护层241和外围区ii伪栅介质层211的步骤包括：在所述保护层241和介质层231上形成初始第二抗反射涂层；在核心区i初始第二抗反射涂层上形成第二光刻胶254；以所述第二光刻胶254为掩膜，对所述外围区ii保护层241和初始第二抗反射涂层进行刻蚀，去除外围区ii保护层241，并去除外围区ii初始第二抗反射涂层，形成第二抗反射涂层253；去除外围区ii保护层241和初始第二抗反射涂层之后，去除所述外围区ii伪栅介质层211。

本实施例中，所述第二抗反射涂层253用于使光刻表面平坦化，从而降低光刻界面对光的反射作用。

本实施例中，所述第二光刻胶254用于保护所述核心区i伪栅介质层211不被刻蚀。

本实施例中，通过湿法刻蚀工艺对所述外围区ii保护层241和初始第二抗反射涂层进行刻蚀。在其他实施例中，还可以通过干法刻蚀工艺对所述外围区保护层和初始第二抗反射涂层进行刻蚀。

本实施例中，所述保护层241的材料为有机抗反射涂层，通过湿法刻蚀能够很容易地去除，且所述保护层241、初始第二抗反射涂层与所述伪栅介质层211的刻蚀选择比较大，从而能够在保证所述伪栅介质层211损伤较小的情况下，使所述保护层241和初始第二抗反射涂层去除较彻底，因此，不容易在所述伪栅介质层211上残留保护层241材料，从而不容易影响所述伪栅介质层211的去除，进而不容易在所述外围区ii鳍部201上残留伪栅介质层211材料，进而能够改善所述形成半导体结构性能

本实施例中，对所述外围区ii伪栅介质层211进行刻蚀的工艺包括：干法刻蚀或湿法刻蚀。

请参考图12，在所述栅极槽中形成栅极结构。

本实施例中，所述栅极结构包括：位于所述栅极槽底部和侧壁的栅介质层261；位于所述栅介质层261表面的栅极262。

本实施例中，所述栅介质层261的材料为高k(介电常数大于3.9)介质材料，例如，hfo2、la2o3、hfsion、hfalo2、zro2、al2o3或hfsio4。

本实施例中，所述栅极262的材料为金属，例如：al、cu、ag、au、ni、ti、w、wn或wsi。

需要说明的是，由于所述介质层231中的凹坑较少，因此，形成所述栅极结构的过程中，所述凹坑中残留的金属材料较少，因此，所述介质层231的绝缘性较好。

综上，本实施例的半导体结构的形成方法中，在对所述介质层进行离子注入之前，去除所述伪栅极，通过一次去除工艺去除所述伪栅极，能够简化工艺流程，降低生产成本。且由于所述伪栅极中没有注入离子，因此，所述离子注入不容易降低伪栅极的去除速率，去除所述伪栅极之后，所述伪栅介质层上残留的伪栅极材料较少，从而不容易影响栅介质层的去除，也就不容易在所述衬底上残留较多的栅介质层材料，因此，所述形成方法能够改善半导体结构性能。此外，离子注入之前，在所述开口中形成保护层，所述保护层能够在离子注入过程中保护所述伪栅介质层，避免在所述伪栅介质层中注入离子，因此，所述离子注入不容易降低所述伪栅介质层的去除速率，进而能够在去除伪栅介质层之后，减少衬底上残留的伪栅介质层材料。因此，所述形成方法能够改善半导体结构性能。

进一步，湿法刻蚀的刻蚀选择性好，通过湿法刻蚀工艺去除所述伪栅极，对所述伪栅介质层的损伤小，能够保证所述伪栅介质层具有较好的刻蚀形貌，从而在去除所述伪栅介质层的过程中，伪栅介质层能够为衬底提供良好的保护作用，从而减少对伪栅介质层下方衬底的损伤，进而改善半导体结构性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。