一种沟槽式MOSFET及其制备方法与流程

本发明涉及半导体器件的制备方法，更确切地说，是可抑制晶圆的曲翘程度并提供高密度和深沟槽的沟槽式mosfet及对应的制备方法。

背景技术：

功率金属氧化物半导体场效应管以其开关速度快、频率性能好、输入阻抗高以及驱动功率小，并且温度特性好、无二次击穿等优点，大量应用在消费性电子设备中，而其中常见的沟槽式功率金属氧化物半导体场效应管的器件，内部包含大量的基本mosfet单元或晶胞，晶胞与晶胞之间的间距则会直接影响功率mosfet的重要电性参数，例如漏极源极导通电阻rdson。导通电阻rdson是器件单位面积在器件的导通状态时，漏极和源极之间的总电阻，它是决定器件的最大额定电流和功率损耗的重要参数。但是很遗憾的是晶圆极易产生所谓的曲翘，当我们在制备沟槽的深度相对较深的mosfet时，或者是制备单位面积上晶胞密度较大的mosfet时，晶圆的曲翘效应这是很不利的因素也容易导致产品的良率降低。为避免这些问题，本发明将在下文中一一详细阐明解决方案。

技术实现要素：

本发明涉及的一种沟槽式mosfet，包括：第一导电类型的半导体衬底；设于半导体衬底的第一预设区中的多个并排设置的呈现为条状的第一沟槽，其长度方向沿着第一方向延伸；设于半导体衬底的第二预设区中的多个并排设置的呈现为条状的第二沟槽，其长度方向沿着与第一方向相垂直的第二方向延伸；位于第一、第二沟槽内的控制栅极，和形成在第一、第二沟槽侧壁附近的半导体衬底中的第二导电类型的本体区，及形成在本体区顶部的第一导电类型的源极区。

上述的沟槽式mosfet，mosfet形成在一个方形的晶片上，第一方向平行于晶片的一组对边，第二方向平行于晶片的另一组对边。

上述的沟槽式mosfet，第一预设区中的一个或多个第一沟槽的一端向与该第一预设区相邻的一个第二预设区延伸，直至一个或多个第一沟槽的该一端与第二预设区中最靠近该第一预设区的一个第二沟槽连通。

上述的沟槽式mosfet，在相邻第一沟槽之间的半导体衬底区域中形成有呈现为条状的并且长度方向沿着第一方向延伸的接触沟槽，和在相邻第二沟槽之间的半导体衬底区域中形成有呈现为条状的并且长度方向沿着第二方向延伸的接触沟槽，以及在接触沟槽内填充有金属材料。

上述的沟槽式mosfet，在第一预设区中没有布置第二沟槽以及在第二预设区中没有布置第一沟槽。

上述的沟槽式mosfet，在第一、第二沟槽的顶部设置控制栅极，和在第一、第二沟槽的底部设置屏蔽栅极，其中每个第一或第二沟槽内的控制栅极和屏蔽栅极通过它们之间设置的层间绝缘层隔离。

一种沟槽式mosfet的制备方法，包括以下步骤：提供第一导电类型的半导体衬底；在半导体衬底的第一预设区中上刻蚀出多个并排设置的呈现为条状的第一沟槽，其长度方向沿着第一方向延伸；在半导体衬底的第二预设区中上刻蚀出多个并排设置的呈现为条状的第二沟槽，其长度方向沿着与第一方向相垂直的第二方向延伸；在第一、第二沟槽内填充导电材料制备控制栅极；在半导体衬底顶部植入第二导电类型的掺杂物形成本体区；在本体区的顶部植入第一导电类型的掺杂物形成源极区。

上述的方法，先在覆盖于半导体衬底上表面的一个掩膜层中形成开口，利用掩膜层来蚀刻半导体衬底以同步形成第一、第二沟槽。

上述的方法，在第一、第二沟槽内填充导电材料之前，先在第一、第二沟槽各自的底部和侧壁覆盖一层第一绝缘层。

上述的方法，在制备控制栅极的过程中，先在半导体衬底之上和在第一、第二沟槽内沉积导电材料，之后再对导电材料进行回刻，仅仅保留第一、第二沟槽内的导电材料作为控制栅极。

上述的方法，在制备控制栅极的过程中，先在半导体衬底之上和在第一、第二沟槽内沉积导电材料，之后再对导电材料进行回刻，保留第一、第二沟槽底部的导电材料作为屏蔽栅极；其后再在半导体衬底上方和在第一、第二沟槽内沉积绝缘材料，并回刻绝缘材料，从而在屏蔽栅极上方制备一个层间绝缘层，然后在半导体衬底的上表面及在第一、第二沟槽各自顶部的裸露侧壁上覆盖第二绝缘层；以及在半导体衬底之上和在第一、第二沟槽的顶部沉积导电材料，紧接着对导电材料进行回刻，仅仅保留第一、第二沟槽顶部的导电材料作为控制栅极。

上述的方法，形成源极区之后，再在各控制栅极和半导体衬底上方形成一个钝化层，其后再刻蚀钝化层形成多个呈现为条状的接触沟槽，接触沟槽具有贯穿钝化层、源极区而使得其底部到达本体区的深度，之后再在接触沟槽中填充金属材料；相邻第一沟槽之间的半导体衬底区域中形成的接触沟槽的长度方向沿第一方向延伸，相邻第二沟槽之间的半导体衬底区域中形成的接触沟槽的长度方向沿第二方向延伸。

上述的方法，第一预设区中的一个或多个第一沟槽的一端向与该第一预设区相邻近的一个第二预设区延伸，使得一个或多个第一沟槽的该一端与第二预设区中最靠近该第一预设区的一个第二沟槽相连通。

一种分布在晶圆上的沟槽式mosfet，晶圆上的一部分mosfet包含的多个并排设置的沟槽呈现为条状并且其长度方向沿着第一方向延伸，晶圆上的另一部分mosfet包含的多个并排设置的沟槽呈现为条状并且其长度方向沿着第二方向延伸，其中第一方向和第二方向相互垂直。

上述的一种分布在晶圆上的沟槽式mosfet，在晶圆上任意相邻的两个mosfet中，一个mosfet包含的多个沟槽沿着第一方向延伸而且至少设置一个与之相邻的mosfet所包含的多个沟槽沿着第二方向延伸。

上述的一种分布在晶圆上的沟槽式mosfet，晶圆上的多个mosfet以阵列的方式布局，并且由第一类mosfet构成的列和由第二类mosfet构成的列交替间隔配置，任意一个第一类mosfet所包含的多个沟槽均沿着第一方向延伸，任意一个第二类mosfet所包含的多个沟槽均沿着第二方向延伸。

附图说明

阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：

图1a～1b是晶圆的大概示意图及晶圆上mosfet的沟槽布局。

图2是封闭式mosfet单元或晶胞的沟槽布局。

图3a～3c是第一沟槽和第二沟槽的各种平面布局方式。

图4a～4b是第一沟槽和第二沟槽的立体示意图。

图5是长方形的mosfet晶片的沟槽布局。

图6a～6i是不带屏蔽栅的沟槽式mosfet的制备工艺。

图7a-7b是不带屏蔽栅的沟槽式mosfet的截面示意图。

图8a～8b是带有接触沟槽的mosfet立体示意图。

图9是第一沟槽和第二沟槽布局的可选实施例。

图10a～10h是带有屏蔽栅的沟槽式mosfet的制备工艺。

图11是晶圆上相邻的两个mosfet各自的沟槽布局方式。

图12是晶圆上不同列的mosfet各自的沟槽布局方式。

具体实施方式

下面将结合各实施例，对本发明的技术方案进行清楚完整的阐述，但所描述的实施例仅是本发明用作叙述说明所用的实施例而非全部的实施例，基于该等实施例，本领域的技术人员在没有做出创造性劳动的前提下所获得的方案都属于本发明的保护范围。

参见图1a所示，展示了晶圆100未被切割之前包含有大量相互铸造在一起的芯片或称晶片101颗粒，晶圆100正面通常布置有横向和纵向的切割线(scribeline)102来界定相邻晶片101之间的边界，以便后续例如封装阶段可以沿着切割线102将晶片101从晶圆100上切割下来成为单独的个体。图1b是单独一个晶片101的平面示意出，在功率金属氧化物半导体场效晶体管器件中，晶片101通常采用沟槽式的栅极，例如在图1b中在晶片101上分布有多条沟槽110，沟槽110内填充有导电材料构成栅极。为了方便叙述，先行设定方形的晶片101具有一组平行的横向对边101a和101b以及具有另一组相互平行的纵向对边101c和101d。那么晶片101上分布的沟槽110既可以纵向分布也可以横向分布，图1b中是以纵向分布为例。在图1b晶片101的结构中，相邻的平行沟槽110之间的有源半导体台面在与沟槽110平行的方向连续延伸的长度远远大于相邻的平行沟槽110之间的间距,，也就是说，半导体台面在与沟槽110平行的方向的长度至少是其在与沟槽110垂直的方向的宽度的10倍以上。我们所面临的一个疑虑是，图1b中的晶片101自身以及图1a中的晶圆100存在一个棘手的曲翘问题，这种曲翘会给各个工序造成诸多的不便。图2的沟槽布局方式将功率金属氧化物半导体场效晶体管设置成封闭式的晶体管单元111，也就是在任意相邻的两条横向沟槽之间还设置有纵向的多个沟槽，相邻的横向沟槽和纵向沟槽所限定的有源半导体台面在相互垂直的两个方向的长度相差不超出五倍。这种封闭式的晶体管单元111可以部分缓解晶圆的应力和略微降低曲翘程度。但是无论是横向沟槽还是纵向沟槽，相邻的沟槽之间需要限定一定的距离，对于沟槽较深较宽的mosfet而言，封闭式的晶体管的沟道密度以及导通电阻都不尽如意。图3a的实施方式提出了改进的措施，在mosfeet晶片101的半导体衬底上的第一预设区a布局有横向的长条状的第一沟槽112a，那么设定第一沟槽112a的长度方向是沿着第一方向(如横向)延伸并且晶片101具有的一组对边101a和101b也是沿着第一方向延伸。与之相对的是，还在mosfeet晶片101的半导体衬底上的第二预设区b布局有横向的长条状的第二沟槽112b，设定第二沟槽112b的长度方向沿着第二方向(如纵向)延伸并且晶片101具有的一组对边101c和101d也是沿着第二方向延伸。在一些可选实施例中，第一方向例如是笛卡尔坐标系中的x方向，第二方向例如是坐标系中的y方向，而第一和第二沟槽112a、112b的深度方向则是坐标系中的z方向。图3a的实施方式与图2略有区别，主要是第一预设区a没有布置第二沟槽112b来与第一沟槽112a配合构成封闭式的晶胞，相邻的平行第一沟槽112a之间的有源半导体台面在与第一沟槽112a平行的方向连续延伸的长度远远大于相邻的平行第一沟槽112a之间的间距，相邻的平行第一沟槽112a之间的半导体台面在与第一沟槽112a平行的方向的长度至少是该半导体台面在与第一沟槽112a垂直的方向的宽度的10倍以上；以及第二预设区b没有布置第一沟槽112a来与第二沟槽112b配合构成封闭式的晶胞，相邻的平行第二沟槽112b之间的有源半导体台面在与第二沟槽112b平行的方向连续延伸的长度远远大于相邻的平行的第二沟槽112b之间的间距，相邻的平行的第二沟槽112b之间的半导体台面在与第二沟槽112b平行的方向的长度至少是该半导体台面在与第二沟槽112b垂直的方向的宽度的10倍以上。图3a的实施方式克服了封闭式晶胞存在的缺陷。

图3b的实施方式，是表示在晶片101的周边边缘处的终端区则设置了环形闭合的端接沟槽120，第一预设区a和第二预设区b中的第一沟槽112a和第二沟槽112b限制在端接沟槽120内侧的有源区，下文中将会继续详细介绍。而在图3c的实施例中，假定第一预设区a是和第二预设区b两者在半导体衬底的位置关系上是彼此相邻的，而且第二预设区b中具有一个最靠近第一预设区a的第二沟槽112b-1，该第二沟槽112b-1也即是位于第二预设区b的边缘处的一个沟槽，在该实施例中，第一预设区a中的一个或多个第一沟槽112a的一端向第二预设区b延伸，直至一个或多个第一沟槽112a各自的该一端与第二预设区b中最靠近该第一预设区a的一个第二沟槽112b-1相连通。

图4a展示了图3a的实施例的立体结构，图4b展示了图3c的实施例的立体结构。第一导电类型的半导体衬底例如可以包括一个重掺杂n++的底部衬底105和位于底部衬底105上的n-型的外延层106，在外延层106的顶部植入第二导电类型(例如p型)的本体区115，而在本体区115的顶部则植入了n+型的源极区116。第一沟槽112a和第二沟槽112b向下贯穿源极区116和本体区115直至它们的底部向下延伸到本体区115下方的外延层106中，在相邻沟槽间形成半导体台面。该第一沟槽112a和第二沟槽112b中均填充有导电材料132构成的控制栅极，第一沟槽112a和第二沟槽112b的内部侧壁和底部上均附着有绝缘层131，以隔离导电材料132和沟槽外侧的半导体衬底区域。当mosfet工作被接通时，可以沿着第一沟槽112a和第二沟槽112b的垂直侧壁在它们附近的本体区115中形成垂直方向上的载流子沟道，从而在源极区116和由底部衬底105构成的漏极之间形成电流通道。在图4a的实施例中，第一预设区a的第一沟槽112a没有与第二预设区b中最靠近该第一预设区a的一个第二沟槽112b-1相连通。但在图4b的实施例中，第一预设区a的各第一沟槽112a的一端均延伸到第二预设区b，并与第二预设区b中最靠近该第一预设区a的一个第二沟槽112b-1相连通，所以第一沟槽112a内部的导电材料132也都与第二沟槽112b-1内部的导电材料132直接物理接触并电连接而可降低栅极电阻。

图5中展示了长条状的沟槽与坐标轴的关系，第一方向例如是坐标系中的x方向而第二方向例如是坐标系中的y方向，而第一、第二沟槽112a、112b的深度方向则是坐标系中的z方向。图5的实施例特意展示了除了正方形的晶片101以外，我们还可以采用长方形的晶片101。在该实施例中，显示了第一沟槽112a的长度方向与晶片101的一组短边101a及101b平行，第二沟槽112b的长度方向与晶片101的另一组长边101c及101d相平行。尽管在图中没有示意出来，我们还可以布置第一沟槽112a的长度方向可以是与晶片101的一对长边101c及101d相平行，以及第二沟槽112b的长度方向与晶片101的另一组短边101a及101b相平行。

图6a～6i是图4a的实施例的制备工艺流程。在图6a中，一个可以是单层也可以是复合层结构的掩膜层150形成在半导体衬底之上，然后利用光刻工艺和刻蚀技术在此掩膜层150中刻蚀形成若干开口150a和150b，如图6b所示，开口150a和150b均是长条状的并用于定义条状的栅极沟槽。掩膜层150将作为刻蚀掩膜，以对半导体衬底的外延层106裸露在开口150a和150b的区域进行刻蚀。其中横向延伸的开口150a在外延层106中刻蚀出了第一沟槽112a，纵向延伸的开口150b在外延层106中刻蚀出了第二沟槽112b，从而我们观察图6c(掩膜层150未示出)，第一沟槽112a的长度方向是从纸张的左侧位置向右侧延伸或相反的方向延伸，而第二沟槽112b的长度方向则是从垂直于纸张的方向向内或向外的方向延伸，第一沟槽112a的长度方向和第二沟槽112b基本垂直。其后还需要在第一沟槽112a和第二沟槽112b的侧壁和底部形成一层第一绝缘层131。

图6d(掩膜层150未示出)中，形成导电材料132覆盖在半导体衬底的上方也覆盖掩膜层150，并且导电材料132的一部分还填充在第一沟槽112a和第二沟槽112b内部。由于我们仅仅需要保留位于第一沟槽112a和第二沟槽112b内部的导电材料132，所以还采用了干法刻蚀的回刻的方法将半导体衬底的上方和覆盖掩膜层150的那些导电材料132刻蚀移除掉，后续也将不需要的残留的掩膜层150移除掉。正如图6e所示的那样，预留在第一沟槽112a和第二沟槽112b内部的导电材料132构成了沟槽式mosfet单元的控制栅极。

图6f中，在外延层106的整个顶部植入p型的本体区115，随后还在本体区115的整个顶部植入n型的源极区116。通常离子注入的步骤还伴随着退火激活的程序。从而我们便可以在第一沟槽112a和第二沟槽112b各自侧壁附近的半导体衬底中形成的第二导电类型的本体区115，及形成在本体区115顶部的第一导电类型的源极区116。后续如图6g所示，再在半导体衬底的上方制备一个钝化层160，钝化层160覆盖在半导体衬底及其源极区116之上，以及钝化层160还覆盖在各第一沟槽112a和第二沟槽112b内部的导电材料132的上方。如图6h所示，是形成接触孔的步骤，同样利用光刻工艺和刻蚀技术在此钝化层160中刻蚀形成若干接触沟槽161a，接触沟槽161a对准相邻栅极沟槽之间的台面结构并向下具有一定的深度。在图6h中，主要打算在相邻第二沟槽112b之间的半导体衬底区域中形成有呈现为条状的并且长度方向沿着第二方向延伸的接触沟槽161a，这可以参考图8a的立体示意图。同样在图6h中，同步还打算在相邻的第一沟槽112a之间的半导体衬底区域中形成有呈现为条状的并且长度方向沿着第一方向延伸的接触沟槽161a，这同样需要参考图8a的立体示意图。针对接触沟槽161a的刻蚀深度要求而言，刻蚀制备它的时候要求刻蚀终止在本体区115中，所以接触沟槽161a具有贯穿钝化层160、源极区116并且使其底部到达本体区115中的深度。在图6i中，在接触沟槽161a内填充金属材料162构成金属栓塞或金属互连结构，多余的金属材料162例如残留在钝化层160上表面的部分需要回刻移除，该金属材料162需要将源极区116和本体区115电性短接，然后再在钝化层160的上方形成一层金属层170，并随之图案化金属层170将其分割成若干互不相连的部分；如图7a所示，分割后的一部分金属层171通过金属材料162电性连接到源极区116和本体区115，而参见图7b所示，分割后的另一部分金属层173则可以通过金属材料163连接到第一沟槽112a和第二沟槽112b内部的导电材料132。

在图3b的实施例中我们提到了终端区的端接沟槽120，它可以与第一沟槽112a和第二沟槽112b同时由此掩膜层150一起刻蚀制备，并在形成第一绝缘层131的阶段端接沟槽120的侧壁和底部由第一绝缘层131覆盖，形成导电材料132时端接沟槽120一起被导电材料132填充并随之回刻导电材料，保留在其内部的导电材料132用于形成端接沟槽120内的虚设栅极。如图7a-7b所示，形成接触沟槽161a的步骤中，同步还形成了一些接触沟槽161b贯穿钝化层160而对准和接触端接沟槽120内的导电材料132，以及还形成了一些接触沟槽161c贯穿钝化层160而对准端接沟槽120外侧的半导体衬底顶部所植入的浮置本体区115和浮置源极区116，接触沟槽161c在深度上到达衬底边缘的浮置源极区116和/或浮置本体区115，形成金属栓塞的阶段金属材料162同步还填充在接触沟槽161b、接触沟槽161c的内部。而由金属层170分割而来的一部分金属层172则交叠在接触沟槽161b、接触沟槽161c上方并与它们内部的金属材料162电性连接，所以端接沟槽120内的导电材料132会通过接触沟槽161b、接触沟槽161c及金属层172而电连接到半导体衬底边缘处的浮置源极区116和/或浮置本体区115。

图8a的实施例中，在相邻第一沟槽112a之间的半导体衬底区域中形成有呈现为条状的并且长度方向沿着第一方向(x轴)延伸的接触沟槽161a，和在相邻第二沟槽112b之间的半导体衬底区域中形成有呈现为条状的并且长度方向沿着第二方向(y轴)延伸的接触沟槽161a，以及在接触沟槽161a内填充有金属材料162。在图8a的实施例中，第一预设区a的第一沟槽112a没有与第二预设区b中最靠近该第一预设区a的一个第二沟槽112b-1相连通。图8b的实施例与图8a的实施例的仅有的区别是，第一预设区a的各第一沟槽112a的一端均延伸到第二预设区b，并与第二预设区b中最靠近该第一预设区a的一个第二沟槽112b-1相连通，所以会导致第一沟槽112a和第二沟槽112b-1内的导电材料132也形成一体化。接触沟槽161a及其内部填充的金属材料162也能够部分分担栅极沟槽抑制晶圆曲翘的功效，能进一步抑制晶圆的曲翘程度。

在图9的实施例中，和图3a的区别是，晶片101上划定的第一预设区a或者第二预设区b不仅仅只有数量有限的单个，而是可以有多个，也就是说，晶片101上可以有大量的第一预设区a或者第二预设区b，而第一预设区a中的第一沟槽112a以及第二预设区b中的第二沟槽112b的布局可以按照上文提及的方式设置。

图6a～6i是制备带有常规栅极沟槽的mosfet的工艺流程，而图10a～10h则是制备带有屏蔽栅的mosfet的工艺流程，沟槽底部的固体屏蔽栅极能够部分分担栅极沟槽抑制晶圆曲翘的功效度。与图6a～6d的流程类似，在半导体衬底中制备第一沟槽112a和第二沟槽112b，之后在它们的内部侧壁和底部上均生成第一绝缘层231，并形成导电材料232覆盖在半导体衬底的上方也覆盖掩膜层150，并且导电材料232的一部分还填充在第一沟槽112a和第二沟槽112b内部，正如图10a至图10b所示的那样。由于我们仅仅需要保留位于第一沟槽112a和第二沟槽112b底部的导电材料232，采用了干法刻蚀的回刻的方法将半导体衬底的上方和覆盖掩膜层150的那些导电材料232刻蚀移除掉，并将位于第一沟槽112a和第二沟槽112b顶部的导电材料232也刻蚀掉。最终的结构正如图10c所示的那样，预留在第一沟槽112a和第二沟槽112b底部的导电材料232构成了沟槽式mosfet单元的屏蔽栅极。

图10d中，沉积绝缘材料233例如氧化物至半导体衬底的上方，覆盖掩膜层150和半导体衬底，并且绝缘材料233的一部分还填充到第一沟槽112a和第二沟槽112b的顶部而位于底部保留的导电材料232的上方。如图10e所示，随后回刻绝缘材料233，在第一沟槽112a和第二沟槽112b底部保留的导电材料232之上保留层间绝缘层233a，其他的例如半导体衬底上方的绝缘材料233和第一沟槽112a和第二沟槽112b顶部的绝缘材料233都被回刻掉，也将不需要的残留的掩膜层150移除掉，从而将第一沟槽112a和第二沟槽112b顶部的侧壁裸露出来，而且半导体衬底及其外延层106的上表面也裸露出来；其中，形成在第一沟槽112a中临近第二沟槽112b的导电材料232之上的层间绝缘层233a的厚度大于其他区域保留的层间绝缘层233a的厚度，即在第一沟槽112a中临近第二沟槽112b的导电材料232之上的层间绝缘层233a相对于其他区域保留的层间绝缘层233a形成一个覆盖第一沟槽112a一侧侧壁的凸起结构，且该凸起结构的上表面可与沟槽之间的外延层106的顶部表面齐平。如图10f所示，然后在半导体衬底上表面也即及其外延层106的上表面和第二沟槽112b顶部的裸露侧壁上生成和覆盖一个第二绝缘层235，例如氧化层，后续再形成另一个导电材料234覆盖在半导体衬底的上方也覆盖住第二绝缘层235，并且导电材料234的一部分还同时填充在第一沟槽112a和第二沟槽112b的顶部，之后同样以干法回刻的方式，将半导体衬底的上方也即第二绝缘层235上方以及位于绝缘层233a的上述凸起结构上方的导电材料234一并移除掉，而仅仅保留第一沟槽112a和第二沟槽112b各自顶部的导电材料234作为控制栅极，最终的结构如图10f所示。第一沟槽112a和第二沟槽112b顶部的控制栅极和屏蔽栅极通过它们之间的层间绝缘层233a实现隔离。图10f之后的流程可参考如图6f～图7b的步骤，可制备图10g及10h的mosfet结构，不过第一沟槽112a和第二沟槽112b内部不再只有控制栅极，还有位于控制栅极下方的屏蔽栅极。具体的，如图10f～10g所示，在外延层106的整个顶部植入p型的本体区115，随后还在本体区115的整个顶部植入n型的源极区116，进而在第一沟槽112a和第二沟槽112b各自侧壁附近的半导体衬底中形成的第二导电类型的本体区115，及形成在本体区115顶部的第一导电类型的源极区116。在半导体衬底的上方制备钝化层160后，可利用光刻工艺和刻蚀技术在此钝化层160中刻蚀形成若干接触沟槽161a，接触沟槽161a对准相邻栅极沟槽之间的台面结构或绝缘层233a上的上述的凸起结构并向下具有一定的深度，且对准凸起结构的接触沟槽161a贯穿该凸起结构至位于该凸起结构下方的导电材料232之中，而其余的接触沟槽161a则具有依次贯穿钝化层160、源极区116并且使其底部到达本体区115中的深度。继续在接触沟槽161a内填充金属材料162构成金属栓塞或金属互连结构，多余的金属材料162例如残留在钝化层160上表面的部分则回刻移除，即该金属材料162可将源极区116和本体区115电性短接，然后再在钝化层160的上方形成一层金属层170，并随之图案化金属层170将其分割成若干互不相连的部分；如图10g所示，分割后的一部分金属层171通过金属材料162电性连接到源极区116和本体区115以及通过金属材料163电性连接位于凸起结构下方的导电材料232；而参见图10h所示，分割后的另一部分金属层173则可以通过金属材料163连接到第一沟槽112a和第二沟槽112b内部的导电材料132以及通过金属材料163电性连接位于凸起结构下方的导电材料232。

同样的，基于在图3b的实施例中我们提到的终端区的端接沟槽120，由于其可以与第一沟槽112a和第二沟槽112b同时由此掩膜层150一起刻蚀制备，并在形成第一绝缘层131的阶段端接沟槽120的侧壁和底部由第一绝缘层131覆盖，形成导电材料132时端接沟槽120一起被导电材料132填充并随之回刻导电材料，保留在其内部的导电材料132用于形成端接沟槽120内的虚设栅极。如图10g-10h所示，形成接触沟槽161a的步骤中，同步还形成了一些接触沟槽161b贯穿钝化层160而对准和接触端接沟槽120内的导电材料132，以及还形成了一些接触沟槽161c贯穿钝化层160而对准端接沟槽120外侧的半导体衬底顶部所植入的浮置本体区115和浮置源极区116，接触沟槽161c在深度上到达衬底边缘的浮置源极区116和/或浮置本体区115，形成金属栓塞的阶段金属材料162、163同步还填充在接触沟槽161b、接触沟槽161c的内部。而由金属层170分割而来的一部分金属层172则交叠在接触沟槽161b、接触沟槽161c上方并与它们内部的金属材料162电性连接，所以端接沟槽120内的导电材料132会通过接触沟槽161b、接触沟槽161c及金属层172而电连接到半导体衬底边缘处的浮置源极区116和/或浮置本体区115。

另外，虽然图中没有表示，但是对于带有屏蔽电极的mosfet而言，还可以设置第一预设区a中的一个或多个第一沟槽112a的一端向第二预设区b延伸，直至一个或多个第一沟槽112a各自的该一端与第二预设区b中最靠近该第一预设区a的一个第二沟槽112b-1相连通，类似附图8b那样。

在上文的实施例中，是针对某一个单独的晶片101自身所包含的沟槽布局进行的阐释，而在图11的实施例中则是针对不同的晶片101提出的实施方式。例如一个晶圆100上的一部分mosfet101-1包含的多个并排设置的第一沟槽112a呈现为条状，并且其长度方向沿着第一方向延伸，晶圆100上的另一部分mosfet101-2包含的多个并排设置的第二沟槽112b呈现为条状，并且其长度方向沿着第二方向延伸，其中第一沟槽112a、第二沟槽112b内设置有控制栅极或者设置有控制栅极和屏蔽栅极，并且第一方向和第二方向相互垂直，还可以设置第一方向与横向切割线的方向同向，第二方向与纵向切割线的方向同向。在这样的实施方式中，意味着mosfet101-1自身无需再额外设置沿着第二方向延伸的沟槽类型(例如全部是横向沟槽)，以及mosfet101-2自身无需再额外设置沿着第一方向延伸的沟槽类型(例如全部是纵向沟槽)，也即每个晶片上只布置有沿着一个方向延伸的沟槽，这样会给制备刻蚀沟槽的掩膜板带来便捷。在图11中，两个mosfet晶片101-1和101-2既可以设置成相邻也可以设置成不相邻，如果是相邻的话，它们两者之间的不同曲翘应力基本可以相互抵消，这是晶圆上消弭局部应力的方式之一。

在图12的一个可选实施例中，晶圆100上的多个mosfet晶片以阵列的方式布局，并且由第一类mosfet晶片构成的列(c1、c2、c3、……cn)和由第二类mosfet晶片构成的列(l1、l2、l3、……ln)交替间隔配置，也即每相邻的两列第一类mosfet晶片之间配置有一列第二类mosfet晶片，或者说每相邻的两列第二类mosfet晶片之间配置有一列第一类mosfet晶片，并且要求任意一个第一类mosfet晶片所包含的多个第一沟槽均沿着第一方向延伸，任意一个第二类mosfet晶片所包含的多个第二沟槽均沿着第二方向延伸。也就是说，第一类mosfet晶片构成的列(c1、c2、c3、……cn)中的每一个晶片的长条状第一沟槽都是沿着第一方向延伸，而由第二类mosfet晶片构成的列(l1、l2、l3、……ln)中的每一个晶片的长条状第二沟槽都是沿着第二方向延伸，这是晶圆上消弭整体应力的方式之一。

以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。