二极管、接面场效晶体管以及半导体器件的制作方法

本发明是有关于一种积体电路，且特别是有关于一种二极管、接面场效晶体管以及半导体器件。

背景技术：

一般而言，高压积体电路主要是应用在功率切换(powerswitch)电路，如各项电源管理装置中提供电源开关切换之用。目前有两种参数左右着功率切换的市场：击穿电压(breakdownvoltage)与开启状态电阻(on-stateresistance)，可随着不同需求而定。而设计高压积体电路的主要目标则是降低开启状态电阻，且同时保持高击穿电压。事实上，设计者若要达成击穿电压的规格要求，通常会牺牲开启状态电阻，因此击穿电压与开启状态电阻处于一种权衡关系。

高压积体电路包括高压器件区与低压器件区。在高压积体电路运作中，所述高压器件区需在0～600伏特电压或更高伏特电压之间进行高速切换。所述高压器件区可通过自举电路(bootstrapcircuit)提供能量来运作，其中自举电路可包括自举二极管、自举电容器、自举晶体管或其他器件等。

然而，如何将整个自举电路整合在目前积体电路制造工艺，同时维持高压器件区内的电荷平衡，进而提升产品可靠度仍是一个极大的挑战。

技术实现要素：

本发明提供一种具有顶层掺杂区的二极管、接面场效晶体管以及半导体器件，其可维持所述二极管、接面场效晶体管以及半导体器件内的电荷平衡，进而提升产品可靠度。

本发明提供一种二极管包括：具有第一导电型的阴极区、具有第二导电型的阳极区以及具有第二导电型的顶层掺杂区。阴极区位于基底中。阳极区位于基底中，且位于阴极区周围。顶层掺杂区位于阴极区与阳极区之间的基底中。顶层掺杂区具有掺质浓度梯度。顶层掺杂区接近阳极区处的掺质浓度梯度与接近阴极区处的掺质浓度梯度不同。

本发明提供一种接面场效晶体管包括：具有第二导电型的基底、具有第一导电型的阱以及具有第二导电型的顶层掺杂区。阱位于基底中。顶层掺杂区位于阱中。顶层掺杂区具有掺质浓度梯度。顶层掺杂区的第一侧的掺质浓度梯度与第二侧的掺质浓度梯度不同。

本发明提供一种半导体器件包括：高压器件以及嵌入高压器件中的接面场效晶体管。高压器件包括：具有第二导电型的基底、具有第一导电型的漏极区、具有第一导电型的源极区、栅极结构以及具有第二导电型的第一顶层掺杂区。漏极区位于基底中。源极区位于基底中，且位于漏极区周围。栅极结构位于源极区与漏极区之间的基底上。第一顶层掺杂区位于漏极区与栅极结构之间的基底中。第一顶层掺杂区具有第一掺质浓度梯度。第一顶层掺杂区接近栅极结构处的第一掺质浓度梯度与接近漏极区处的第一掺质浓度梯度不同。接面场效晶体管包括：具有第一导电型的阱以及具有第二导电型的第二顶层掺杂区。阱位于基底中。第二顶层掺杂区位于阱中。

本发明提供一种半导体器件包括：基底以及金属氧化物半导体场效应晶体管。基底具有高压器件区、低压器件区、终端区以及隔离区。终端区位于高压器件区与低压器件区之间，且位于高压器件的周围。金属氧化物半导体场效应晶体管包括：具有第一导电型的漏极区、具有第一导电型的源极区、栅极结构以及具有第二导电型的顶层掺杂区。漏极区位于接近隔离区的基底中，其中隔离区位于漏极区与高压器件区之间。源极区位于接近低压器件区的基底中。栅极结构位于源极区与漏极区之间的基底上。顶层掺杂区位于漏极区与栅极结构之间的基底中。顶层掺杂区具有掺质浓度梯度。顶层掺杂区接近栅极结构处的掺质浓度梯度与接近漏极区处的掺质浓度梯度不同。

基于上述，依据顶层掺杂区区域的不同，本发明的二极管、接面场效晶体管以及半导体器件可设计不同的掺质浓度梯度，以解决器件内电流聚集的问题，藉此提升器件的击穿电压，降低器件的开启状态电阻。另外，本发明还包括顶层掺杂区上方的金属内连线，其可防止钝化污染(passivationcontamination)或制造工艺污染(processcontamination)，以提升器件的可靠度。所述金属内连线亦可视为场板，其可降低表面电场，以有效降低开启状态电阻。

此外，本发明不需要改变原有制造工艺或是增加额外光掩膜，便可将自举电路整合在目前积体电路制造工艺，同时维持高压器件内的电荷平衡且提升高压器件的击穿电压，进而提升产品可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依照本发明第一实施例的一种二极管的俯视图。

图2是沿着图1的i-i’切线的剖面示意图。

图3是依照本发明第二实施例的一种半导体器件的俯视图。

图4a是沿着图3的a-a’切线的剖面示意图。

图4b是沿着图3的b-b’切线的剖面示意图。

图5是依照本发明第三实施例的一种半导体器件的俯视图。

图6a是沿着图5的c-c’切线的剖面示意图。

图6b是沿着图5的d-d’切线的剖面示意图。

附图符号

10：基底

10a：半导体基底

10b：外延层

12、212：第一掺杂区

14、614：顶层掺杂区

16、416：埋入层

20：阴极区

22：阳极区

24、26、224、324a、324b、324c：隔离结构

30、330：第二掺杂区

32、332：第三掺杂区

40、240：第四掺杂区

42、242：第五掺杂区

100：二极管

102、104、106、302、304：金属内连线

108、308：开口

110、120：半导体器件

112、312：介电层

200：接面场效晶体管

204：第七掺杂区

214：第二顶层掺杂区

300：高压器件

314：第一顶层掺杂区

320、620：漏极区

316、616：栅极结构

316a：栅极

316b：栅介电层

322、622：源极区

400：高压器件区

430、540：掺杂区

500：低压器件区

600：终端区

610：金属氧化物半导体场效应晶体管

700：隔离区

具体实施方式

在以下的实施例中，第一导电型与第二导电型不同。在一实施例中，第一导电型为n型，第二导电型为p型。在另一实施例中，第一导电型为p型，第二导电型为n型。p型掺杂例如是硼；n型掺杂例如是磷或是砷。在本实施例中，是以第一导电型为n型，第二导电型为p型为例来说明，但本发明并不以此为限。

图1是依照本发明第一实施例的一种二极管的俯视图。图2是沿着图1的i-i’切线的剖面示意图。为图面清楚起见，在图1中仅绘示出源极区、漏极区以及顶层掺杂区。

请参照图1、图2，一般而言，二极器件与三极器件不同之处在于二极器件不包括栅极结构。在本发明的第一实施例中，二极管100包括阴极区20、阳极区22以及顶层掺杂区14。阴极区20与阳极区22以及顶层掺杂区14皆位于基底10中。在另一实施例中，上述二极管100可以更包括第一掺杂区12、第二掺杂区30以及第三掺杂区32。

基底10可以是半导体基底10，例如是硅基底。基底10中可以是具有p型掺杂或n型掺杂。p型掺杂可以是iiia族离子，例如是硼离子。n型掺杂可以是va族离子例如是砷离子或是磷离子。在另一实施例中，基底10亦可以包括半导体基底10a以及位于其上方的外延层10b。在此实施例中，半导体基底10a为p型基底，外延层10b可为n型外延层(n-epi)。

第一掺杂区12具有第一导电型，位于基底10中，使顶层掺杂区14与阴极区20位于其中。在一实施例中，第一掺杂区12可例如是n型深阱(deepn-typewellregion)。

阴极区20具有第一导电型，位于第一掺杂区12之中。阴极区20的掺杂浓度高于第一掺杂区12。阴极区20投影至基底10表面的形状例如是呈至少一u型。在另一实施例中，阴极区20投影至基底10表面的形状可以是由两个u型或更多个u型所构成，或其他形状，但本发明并不限于此。

第二掺杂区(例如可为hvnw)30具有第一导电型，位于基底10中。第二掺杂区30与第一掺杂区12相邻。第二掺杂区30使第三掺杂区(例如p型阱)32以及阳极区22位于其中。第三掺杂区32具有第二导电型，位于第二掺杂区30之中。在一实施例中，第二掺杂区30为高压n型阱(hvnw)，第三掺杂区32为p型阱(pw)。

阳极区22具有第二导电型，位于第三掺杂区32之中。阳极区22的掺杂浓度高于第三掺杂区32。从图1的俯视图来看，阳极区22位于阴极区20周围。更具体地说，阳极区22环绕于顶层掺杂区14的外围。

在一实施例中，阴极区20与阳极区22之间以隔离结构(或称为漂移隔离结构)24相隔。隔离结构24可使得阴极区20与阳极区22之间所形成的电场中最大电场强度的位置往隔离结构24下方偏移，而不会落在阴极区20处或是阳极区22处，藉此分散电场。隔离结构24可例如是局部热氧化隔离结构，其材质为绝缘材料，例如是氧化硅。

从一方面来看，例如是横向，顶层掺杂区14具有第二导电型，位于阴极区20与阳极区22之间的第一掺杂区12(或基底10)中。从另一方面来看，例如是纵向，顶层掺杂区14位于隔离结构24与第一掺杂区12(或基底10)之间。在一实施例中，顶层掺杂区14接近阳极区22处的掺质浓度梯度与接近阴极区20处的掺质浓度梯度不同。具体来说，顶层掺杂区14中的掺杂浓度梯度可呈线性。亦即，顶层掺杂区14中的掺杂浓度自接近阳极区22处至接近阴极区20处呈线性渐减。另一方面来说，顶层掺杂区14的掺杂深度自接近阳极区22处至接近阴极区20处深度渐减，顶层掺杂区14的底部的轮廓大致呈线性。

在本实施例中，可通过调整顶层掺杂区14的掺质浓度梯度，以均匀器件内的电场分布，进而提升器件的击穿电压。另外，本实施例的顶层掺杂区14亦可减少漂移区(即阳极区22与阴极区20之间的基底10区域)中的正电荷，以降低开启状态电阻。此外，相较单一均匀掺质浓度与深度的顶层掺杂区，本实施例的顶层掺杂区14可通过调整掺质浓度梯度，以缩小隔离结构24的长度藉此达到相同的击穿电压。因此，本实施例的二极管100可具有较多的晶片使用面积。

另外，在一些实施例中，上述二极管100的基底10中还可包括第四掺杂区40、第五掺杂区42以及具有第一导电型的埋入层16(绘示于图2)。第四掺杂区40具有第二导电型，位于第二掺杂区30周围。第五掺杂区42具有第二导电型，位于第四掺杂区40之中。阳极区22与第五掺杂区42之间可具有隔离结构26。

埋入层16(可例如是n型埋入层)位于阳极区22下方，且位于半导体基底10a与外延层10b之间，其可防止漏电流(leakagecurrent)流向半导体基底10a中。

此外，二极管100更包括位于介电层112中的金属内连线102、104、106。详细地说，金属内连线102位于阴极区20与阳极区22之间的基底10上方，且与阴极区20电性连接。金属内连线104位于阴极区20与阳极区22之间的基底10上方，且与阳极区22电性连接。金属内连线106位于第五掺杂区42上方，且与第五掺杂区42电性连接。在本实施例中，金属内连线102与金属内连线104覆盖部分隔离结构24，以防止钝化污染以及制造工艺污染，藉此提升器件的可靠度。金属内连线102与金属内连线104之间具有至少一开口108。开口108位于顶层掺杂区14的上方。此外，位于隔离结构24上方的金属内连线102、104，其除了用以当作金属内连线之外，还可视为场板或遮蔽层。因此，位于隔离结构24上方的金属内连线102、104可降低表面电场，以有效提升击穿电压以及降低开启状态电阻。在一实施例中，使用者可依需求调整顶层掺杂区14上方的开口108的大小，以最佳化器件的击穿电压以及开启状态电阻。虽然图2中的金属内连线102、104、108仅只有两层导体层，但本发明不以此为限，在其他实施例中，金属内连线102、104、108亦可为一层导体层或多层导体层。

在一实施例中，介电层112的材料可例如是四乙氧基硅烷(teos)氧化硅、硼磷硅玻璃(bpsg)、磷硅玻璃(psg)、氢化硅倍半氧化物(hsq)、氟硅玻璃(fsg)、无掺杂硅玻璃(usg)、氮化硅、氮氧化硅、介电常数小于4的低介电材料或其组合。

图3是依照本发明第二实施例的一种半导体器件的俯视图。图4a是沿着图3的a-a’切线的剖面示意图。图4b是沿着图3的b-b’切线的剖面示意图。为图面清楚起见，在图3中仅绘示出接面场效晶体管、高压器件、第一掺杂区、第四掺杂区、第一顶层掺杂区、第二顶层掺杂区、漏极区以及源极区。

请参照图3、图4a与图4b，在第二实施例中，半导体器件110包括高压器件300以及嵌入高压器件300中的接面场效晶体管(junctionfieldeffecttransistor，jfet)200。

请先参照图3与图4a，在一实施例中，高压器件300包括基底10、漏极区320、源极区322、栅极结构316以及第一顶层掺杂区314。在另一实施例中，上述高压器件300可以更包括第一掺杂区212、第二掺杂区330以及第三掺杂区332。

第一掺杂区212具有第一导电型，位于基底10中，使第一顶层掺杂区314、第二掺杂区330以及漏极区320位于其中。在一实施例中，第一掺杂区212例如是第一n型阱。在一示范实施例中，第一掺杂区212可例如是n型深阱。

第二掺杂区330具有第一导电型，位于第一掺杂区212中。第二掺杂区330使漏极区320位于其中。第二掺杂区330可例如是一种或多种掺杂区的组合。在一实施例中，第二掺杂区330例如为n型浓掺杂漏极区(n-typeheavilydopeddrain，nhdd)。

漏极区320具有第一导电型，位于第二掺杂区330之中。漏极区320的掺杂浓度高于第二掺杂区330。漏极区320投影至基底10表面的形状例如是呈至少一u型。在另一实施例中，漏极区320投影至基底10表面的形状可以是由两个u型或更多个u型所构成，或其他形状，但本发明并不限于此。

栅极结构316包括栅电极316a以及位于栅电极316a下方的栅介电层316b。栅极结构316位于源极区322与漏极区320之间的基底10上。更具体地说，在一实施例中，栅极结构316的一端e1向漏极区320方向延伸，覆盖部分第一掺杂区212、部分隔离结构324a以及部分的第一顶层掺杂区314。栅极结构316的另一端e2向源极区322方向延伸，覆盖部分隔离结构324b。在一实施例中，栅极结构316与第一顶层掺杂区314之间以隔离结构(或称为飘移隔离结构)324a相隔。通过栅极结构316覆盖部分隔离结构324a的架构，可使漏极区320与源极区322之间所形成的电场中最大电场强度的位置往隔离结构324a下方偏移，而非落在栅介电层316b下方，避免厚度较薄的栅介电层316b被过强的电场击穿。

在一实施例中，栅电极316a为导电材质例如金属、多晶硅、掺杂多晶硅、多晶硅化金属或其组合而成的堆叠层。栅介电层316b位于栅电极316a与基底10之间。隔离结构324a、324b例如是局部热氧化隔离结构，其材质为绝缘材料，例如是氧化硅。

从一方面来看，例如是横向，第一顶层掺杂区314具有第二导电型，位于漏极区320与源极区322之间的第一掺杂区212(或基底10)中。从另一方面来看，例如是纵向，第一顶层掺杂区314位于隔离结构324a与第一掺杂区212(或基底10)之间。在一实施例中，第一顶层掺杂区314接近栅极结构316处的掺质浓度梯度与接近漏极区320处的掺质浓度梯度不同。具体来说，第一顶层掺杂区314中的掺杂浓度梯度可呈线性。亦即，第一顶层掺杂区314中的掺杂浓度自接近栅极结构316处至接近漏极区320处呈线性渐减。另一方面来说，第一顶层掺杂区314的掺杂深度自接近栅极结构316处至接近漏极区320处深度渐减，第一顶层掺杂区314的底部的轮廓大致呈线性。

源极区322具有第一导电型，位于栅极结构316的另一端e2的第三掺杂区332之中。源极区322的掺杂浓度高于第三掺杂区332。如图3所示，源极区322位于漏极区320周围。更具体地说，源极区322环绕于第一顶层掺杂区314的外围。第三掺杂区332具有第一导电型，位于基底10之中。第三掺杂区332可例如是一种或多种掺杂区的组合。在一实施例中，第三掺杂区332例如为n型浓掺杂漏极区(nhdd)、n型掺杂漂移区(n-drift)或其组合。

另外，上述高压器件300还包括第四掺杂区240以及第五掺杂区242。第四掺杂区240(可例如是p型高压阱)具有第二导电型，位于高压器件300与接面场效晶体管200的周围(如图3所示)。第五掺杂区242具有第二导电型，位于第四掺杂区240之中。第五掺杂区242的掺杂浓度高于第四掺杂区240，第五掺杂区242可视为基极区(bulkregion)。在一实施例中，第五掺杂区242与源极区322之间可具有隔离结构324c，以相互电性隔离。

此外，高压器件300更包括位于介电层312中的金属内连线302、304。详细地说，金属内连线302位于漏极区320上方。金属内连线304位于源极区322上方。在本实施例中，金属内连线302、304分别覆盖部分隔离结构324a，以防止钝化污染以及制造工艺污染，藉此提升器件的可靠度。金属内连线302与金属内连线304之间具有至少一开口308。开口308位于第一顶层掺杂区314的上方。此外，位于隔离结构324a上方的金属内连线302、304，其除了用以当作金属内连线之外，还可视为场板或遮蔽层。因此，位于隔离结构324a上方的金属内连线302、304可降低表面电场，以有效提升击穿电压以及降低开启状态电阻。在一实施例中，使用者可依需求调整第一顶层掺杂区314上方的开口308的大小，以最佳化器件的击穿电压以及开启状态电阻。虽然图4a中的剖面图并未绘示金属内连线302、304的电性连接关系，但在另一剖面图中，金属内连线302可与漏极区320电性连接且金属内连线304可与源极区322电性连接。在其他实施例中，金属内连线302、304亦可与其他周边器件电性连接。

请先参照图3与图4b，接面场效晶体管200内嵌于第四掺杂区240的一个缺口中。换言之，接面场效晶体管200位于第四掺杂区240与源极区322之间的第一掺杂区212中。在一实施例中，接面场效晶体管200包括第一掺杂区212、第二顶层掺杂区214以及第七掺杂区204。

从图4b可知，第一掺杂区212位于基底10中，使第二顶层掺杂区214以及第七掺杂区204位于其中。在一实施例中，从一方面来看，第一掺杂区212(例如第一n型阱)自高压器件300延伸至接面场效晶体管200。从另一方面来看，第一掺杂区212自漏极区320与第一顶层掺杂区314的下方延伸至第二顶层掺杂区214的下方。从图3可知，第一掺杂区212自漏极区320下方穿过源极区322，进而延伸至第四掺杂区240的缺口处。

第二顶层掺杂区214具有第二导电型。第二顶层掺杂区214位于第一掺杂区212之中。第二顶层掺杂区214具有第一侧s1与第二侧s2，其中第二侧s2较第一侧s1接近第一顶层掺杂区314。在一实施例中，第二顶层掺杂区214的第一侧s1位于隔离结构224下方，其横向沿伸，使其另一侧s2位于隔离结构324a下方。换言之，第二顶层掺杂区214与隔离结构224部分重叠，且与隔离结构324a部分重叠。在一实施例中，第二顶层掺杂区214的第一侧s1的掺质浓度梯度与第二顶层掺杂区214的第二侧s2的掺质浓度梯度不同。由图4b可知，具体来说，第二顶层掺杂区214中的掺杂浓度梯度可呈线性。亦即，第二顶层掺杂区214中的掺杂浓度自接近第一侧s1处至接近第二侧s2处呈线性渐减。另一方面来说，第二顶层掺杂区214的掺杂深度自接近第一侧s1处至接近第二侧s2处深度渐减，第二顶层掺杂区214的底部的轮廓大致呈线性。

在替代实施例中，第二顶层掺杂区214的第一侧s1的掺质浓度梯度与第二侧s2的掺质浓度梯度亦可以相同。也就是说，第二顶层掺杂区214的底面平行于第一掺杂区212的底面。

第七掺杂区204具有第一导电型，位于第一掺杂区212中。第七掺杂区204在第二顶层掺杂区214旁边。在一实施例中，第二顶层掺杂区214与第七掺杂区204之间具有隔离结构224。

本实施例的接面场效晶体管200可通过调整第二顶层掺杂区214的掺质浓度梯度，以改变接面场效晶体管200的夹止(pinchoff)电压，进而降低漏电流并提升击穿电压。

图5是依照本发明第三实施例的一种半导体器件的俯视图。图6a是沿着图5的c-c’切线的剖面示意图。图6b是沿着图5的d-d’切线的剖面示意图。为图面清楚起见，在图5中仅绘示出基底、高压器件区、低压器件区、终端区以及隔离区。

请先参照图5，半导体器件120包括基底10。基底10具有高压器件区400、低压器件区500、终端区600以及隔离区700。终端区600位于高压器件区400与低压器件区500之间。更具体地说，终端区600位于高压器件400的周围。在一实施例中，基底10可以包括半导体基底10a以及位于其上方的外延层10b。基底10可以是具有第二导电型掺杂的基底；外延层10b可以是具有第一导电型的外延层。在一实施例中，半导体基底10a为p型基底，外延层10b可为n型外延层。

请继续参照图5与图6a，金属氧化物半导体场效应晶体管(mosfet)610位于高压器件区400(或隔离区700)的一侧，且介于高压器件区400(或隔离区700)与低压器件区500之间。金属氧化物半导体场效应晶体管610包括：具有第一导电型的漏极区620、具有第一导电型的源极区622、栅极结构616以及具有第二导电型的顶层掺杂区614。漏极区620位于接近隔离区700(或高压器件区400)的基底10中。源极区622位于接近低压器件区500的基底10中。栅极结构616位于源极区622与漏极区620之间的基底10上。栅极结构616可以包括栅介电层以及栅电极。

顶层掺杂区614位于漏极区620与栅极结构616之间的基底10中。在一实施例中，顶层掺杂区614接近栅极结构616处的掺质浓度梯度与接近漏极区620处的掺质浓度梯度不同。具体来说，顶层掺杂区614中的掺杂浓度梯度可呈线性。亦即，顶层掺杂区614中的掺杂浓度自接近栅极结构616处至接近漏极区620处呈线性渐减。另一方面来说，顶层掺杂区614的掺杂深度自接近栅极结构616处至接近漏极区620处深度渐减，顶层掺杂区614的底部的轮廓大致呈线性。

值得注意的是，在一实施例中，金属氧化物半导体场效应晶体管610可例如是电平位移(levelshifter)器件，其可将低电压信号向上电平位移到较高电压，以形成高压器件区400与低压器件区500之间的桥梁。本实施例可通过调整顶层掺杂区614的掺质浓度梯度，以改变器件内的电场分布，进而达到减少表面电场(reducedsurfacefield，resurf)的功效。因此，本实施例的顶层掺杂区614便可提升半导体器件120的击穿电压。

隔离区700位于漏极区620(或金属氧化物半导体场效应晶体管610)与高压器件区400之间。在一实施例中，隔离区700可例如是由区域氧化(locos)结构、浅沟渠隔离(shallowtrenchisolation，sti)结构、阱或其组合所构成的隔离结构。

请参照图5与图6b，高压器件区400还包括具有第一导电型的埋入层416与具有第一导电型的掺杂区430。埋入层416(可例如是n型埋入层)位于半导体基底10a与掺杂区430之间。在一实施例中，埋入层416的掺杂浓度可大于掺杂区430的掺杂浓度。

低压器件区500还包括具有第二导电型的掺杂区540(可例如是p型高压阱)。掺杂区540位于半导体基底10a上的外延层10b之中。在另一实施例中，掺杂区540位于顶层掺杂区614旁。

从另一方向来看，顶层掺杂区614位于掺杂区540与掺杂区430之间的外延层10b中。在一实施例中，顶层掺杂区614接近掺杂区540处的掺质浓度梯度与接近掺杂区430处的掺质浓度梯度不同。具体来说，顶层掺杂区614中的掺杂浓度梯度可呈线性。亦即，顶层掺杂区614中的掺杂浓度自接近掺杂区540处至接近掺杂区430处呈线性渐减。换言之，顶层掺杂区614的掺杂深度自接近掺杂区540处至接近掺杂区430处深度渐减。

综上所述，本发明的二极管、接面场效晶体管以及半导体器件依据顶层掺杂区区域的不同设计不同的掺质浓度梯度，以解决器件内电流聚集的问题，藉此提升器件的击穿电压，降低器件的开启状态电阻。另外，本发明还具有位于顶层掺杂区上方的金属内连线，其可防止钝化污染或制造工艺污染，以提升器件的可靠度。所述金属内连线亦可视为场板，其具有降低表面电场，以有效降低开启状态电阻的功效。

此外，本发明不需要改变原有制造工艺或是增加额外光掩膜，便可将自举电路整合在目前积体电路制造工艺，同时维持高压器件内的电荷平衡且提升高压器件的击穿电压，进而提升产品可靠度。

此外，本发明的呈线性的顶层掺杂区亦可应用在接面场效晶体管、电平位移器件或其他适合高压器件中，以提高高压器件的击穿电压，进而提升产品可靠度。

虽然本发明已以实施例发明如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。