带有固相扩散的集成电路结构和方法与流程

本发明实施例涉及带有固相扩散的集成电路结构和方法。

背景技术：

半导体集成电路(ic)工业已经经历了指数增长。ic材料和设计中的技术进步产生了数代的ic，其中每一代ic都比上一代ic具有更小且更复杂的电路。在ic演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。

这样的按比例缩小也增大了处理和制造ic的复杂度，并且为了实现这些进步，需要ic加工和制造中的类似发展。例如，已经引入诸如鳍式场效应晶体管(finfet)的三维晶体管来替代平面晶体管。此外，还引入了极紫外光刻用于形成ic图案。尽管现有的finfet器件以及制造finfet器件的方法一般能够满足它们预期的目的，但是它们不能在所有方面都完全令人满意。例如，由于屏蔽效应、由沟道区域中掺杂剂剩余引起的迁移率降低及其他问题，使得抗穿通注入无法适当地执行。例如，缺陷被引入沟道和浅沟槽隔离部件之间的界面，并引起漏电流，尤其对于高迁移率沟道而言。因此，需要用于集成电路结构的结构及其制造方法来解决上述问题。

技术实现要素：

根据本发明的一些实施例，提供了一种半导体结构，包括：鳍有源区域，形成在半导体衬底中并且横跨在第一浅沟槽隔离部件的第一侧壁和第二浅沟槽隔离部件的第二侧壁之间；第一导电类型的抗穿通部件，其中，所述抗穿通部件形成在所述鳍有源区域上，横跨所述第一侧壁和所述第二侧壁并且具有第一掺杂浓度；以及第一导电类型的沟道材料层，设置在所述抗穿通部件上并且具有小于所述第一掺杂浓度的第二掺杂浓度。

根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体衬底，具有彼此相对的第一表面和第二表面；第一鳍部件和第二鳍部件，形成在所述半导体衬底的第一表面上，其中，所述第一鳍部件横跨第一浅沟槽隔离部件和第二浅沟槽隔离部件之间的第一宽度，并且所述第二鳍部件横跨所述第二浅沟槽隔离部件和第三浅沟槽隔离部件之间的第二宽度，所述第二宽度大于所述第一宽度；第一抗穿通部件，形成在所述第一鳍部件上并从所述第一浅沟槽隔离部件延伸至所述第二浅沟槽隔离部件；以及第二抗穿通部件，形成在所述第一鳍部件上并从所述第二浅沟槽隔离部件延伸至所述第三浅沟槽隔离部件，其中，所述第一抗穿通部件和所述第二抗穿通部件分别从所述第二表面以第一距离和第二距离设置，并且所述第二距离小于所述第一距离。

根据本发明的又一些实施例，还提供了一种制造半导体结构的方法，包括：在半导体衬底上形成鳍部件；通过选择性蚀刻凹进所述鳍部件；形成含掺杂剂的固体材料层；将所述掺杂剂从所述固体材料层驱动至所述鳍部件，从而分别在所述鳍部件上形成抗穿通部件；去除所述固体材料层；以及通过外延生长在所述抗穿通部件上形成沟道材料层。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该注意的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是根据一些实施例的集成电路制造方法的流程图。

图2是根据一些实施例构造的半导体结构的立体图。

图3a和图3b是根据一些实施例的分别沿着x方向和y方向的图2的半导体结构的截面图。

图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16和图17是根据一些实施例构造的在各个制造阶段的半导体结构的截面图。

图18是根据一些实施例构造的图17的半导体结构的局部的截面图。

具体实施方式

以下公开的内容提供了多种不同实施例或实例，用于实现本发明的不同部件。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上面形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。

此外为了便于描述，诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等空间相对位置术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。例如，如果翻转附图中的器件，描述为在其他元件或部件“下方”或“下面”的元件将定向为在其他元件或部件的“上方”。因此，示例性术语“在…下方”可以包括在上方和在下方两种方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。

本公开涉及但不限于鳍式场效应晶体管(finfet)器件。例如，finfet器件可以是包括p型金属氧化物半导体(pmos)finfet器件和n型金属氧化物半导体(nmos)finfet器件的互补金属氧化物半导体(cmos)器件。以下公开将继续以finfet为例来描述本发明的各个实施例。然而应当理解，本申请不应限制在器件的特定类型，除非明确指出。

图1是根据一些实施例构造的用于制造半导体结构(特别地包括具有一个或多个finfet器件的finfet结构)200的方法100的流程图。根据一些实施例，图2是半导体结构200的立体图；图3a和图3b是分别沿着x方向和y方向的半导体结构200的截面图；图4至图17是在各个制造阶段的半导体结构200的截面图；以及图18是图17的半导体结构200的局部的截面图。应当理解，额外的步骤可以在该方法之前、期间以及之后执行，并且所描述的一些步骤可以被替换或除去以用于该方法的其他实施例。参照各个附图共同地描述半导体结构200以及制造该结构的方法100。

参照图1、图2、图3a和图3b，方法100开始于102，在102中提供具有衬底210的半导体结构200并且在半导体衬底210上形成鳍有源区域216。衬底210包括用于nmos(也称为nmos区域)212的第一区域以及用于pmos(也称为pmos区域)214的第二区域。在该实施例中，衬底210是块状硅衬底。在进一步的实施例中，衬底210是硅晶圆。在一些实施例中，衬底210可以包括元素半导体，例如晶体结构中的锗；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。在进一步的实施例中，这些半导体材料薄膜可在硅晶圆上外延生长。

在另一实施例中，衬底210具有包括绝缘体上硅(soi)结构，soi结构位于衬底中的绝缘层。示例性的绝缘层可以是埋氧层(box)。soi衬底可通过使用注氧隔离(simox)、晶圆接合和/或其他适合的方法来制造。在现有技术中，衬底210可包括取决于设计要求的不同掺杂部件。掺杂部件可掺杂有p型掺杂剂，例如硼；n型掺杂剂，例如磷或砷；或它们的组合物。掺杂部件可以通过离子注入形成。

在衬底210上形成一个或多个鳍有源区域(鳍)216。鳍216包括半导体材料，作为有源区域。在一些实施例中，鳍216包括硅并且作为衬底210的一部分从衬底210延伸。在一些其他实施例中，鳍216附加地或可选地包括通过诸如外延生长的适当的技术形成的其他半导体材料，例如硅锗和/或碳化硅。鳍有源区域216可具有多种半导体材料和不同结构用于改善器件性能，例如高迁移率沟道。在一些实例中，鳍有源区域216可包括硅、硅锗、应变的绝缘体上硅(ssoi)、绝缘体上锗(goi)或它们的组合。

半导体结构200还包括设置在衬底210上并水平围绕鳍部件216的多个隔离部件218。在该实施例中，隔离部件218是浅沟槽隔离(sti)部件218并且包括一种或多种介电材料，例如氧化硅、低k介电材料、气隙、其他适当的介电材料或它们的组合。

在一些实施例中，鳍216由任意适当的工艺形成，包括沉积、光刻和/或蚀刻工艺。在一个实施例中，鳍216和dti部件218共同由以下工艺形成，包括：图案化衬底210以形成沟槽、以一种或多种介电材料填充沟槽、以及抛光衬底210以去除多余的介电材料并且平坦化顶面。在进一步的实施例中，图案化衬底210可包括形成硬掩模以及穿过硬掩模的开口对衬底210应用蚀刻工艺以在衬底210中形成沟槽。硬掩模可由以下工艺形成，包括：沉积硬掩模材料层和蚀刻硬掩模材料层。在一些实例中，硬掩模材料层包括随后沉积在衬底210上的氧化硅和氮化硅。硬掩模层212可通过热氧化、化学汽相沉积(cvd)、原子层沉积(ald)或任意其他合适的方法形成。形成硬掩模的工艺进一步包括通过光刻工艺形成图案化的光刻胶(抗蚀剂)层、以及通过图案化的光刻胶层的开口蚀刻硬掩模材料层以将开口转移至硬掩模材料层。示例性的光刻工艺可包括形成光刻胶层、通过光刻曝光工艺曝光光刻胶层、执行曝光后烘焙工艺、以及显影光刻胶层以形成图案化的光刻胶层。光刻工艺可以可选地由其他技术替换，诸如电子束直写(writing)、粒子束直写、无掩模图案化或分子印刷。在一些实施例中，图案化的光刻胶层可以直接用作蚀刻工艺的蚀刻掩模以形成沟槽。

第一区域212中的鳍有源区域216可以称为n型鳍部件，因为其中的半导体材料被适当地掺杂以形成n型晶体管。特别地，半导体材料掺杂有诸如硼的p型掺杂剂。类似地，第二区域214中的鳍有源区域216可以称为p型鳍部件，因为它们最终被适当地掺杂以形成p型晶体管。特别地，它们掺杂有诸如磷的n型掺杂剂。

半导体结构200包括各种器件，诸如逻辑器件和i/o器件。在各种半导体器件中，不同的晶体管可具有不同的尺寸。根据所示出的实例，第一区域212中的第一n型鳍部件216具有第一尺寸l1以形成短沟道晶体管(例如，高性能逻辑晶体管)；第一区域212中的第二n型鳍部件216具有第二尺寸l2以形成中间沟道晶体管(例如，备用晶体管)；第一区域212中的第三n型鳍部件216具有第三尺寸l3以形成长沟道晶体管(例如，i/o晶体管)。这些尺寸是不同的：l1＜l2并且l2＜l3。类似地，根据所示出的实例，第二区域214中的第一p型鳍部件216具有第四尺寸l4以形成短沟道晶体管；第二区域214中的第二p型鳍部件216具有第五尺寸l5以形成中间沟道晶体管；第二区域214中的第三p型鳍部件216具有第六尺寸l6以形成长沟道晶体管。这些尺寸是不同的：l4＜l5并且l5＜l6。然而，半导体结构200可包括具有更大或者更小尺寸的晶体管。

参照图1和图4，方法100包括形成第一图案化的掩模220的操作104。图案化掩模220覆盖第二区域214并具有开口以暴露第一区域212。在一些实施例中，图案化的掩模220是硬掩模并且包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、其他适当的介电材料或它们的组合。例如，硬掩模可包括不止一个材料层，诸如氧化硅薄膜和位于氧化硅薄膜上的氮化硅薄膜。在一些实例中，硬掩模的形成包括沉积硬掩模材料层；通过光刻在硬掩模材料层上形成图案化的光刻胶层；通过蚀刻将图案从图案化的光刻胶层转移至硬掩模材料层；以及通过湿法剥膜或等离子体灰化去除图案化的光刻胶层。可选地，图案化的掩模220可以是通过光刻形成的图案化的光刻胶层。

参照图1和图5，方法100包括通过蚀刻使得第一区域212中的鳍部件216凹进的操作106。蚀刻工艺被设计成选择性地去除鳍有源区域216中的半导体材料同时保留sti部件。蚀刻工艺可包括干蚀刻、湿蚀刻或二者的结合。图案化的掩模220保护第二区域214中的鳍部件216不被蚀刻。由于蚀刻工艺的负载效应，较大的鳍部件216将会比较小的鳍部件216更快地蚀刻。具体地，由于三个n型部件216分别具有尺寸l1、l2和l3，因此相应的凹进深度(d1、d2和d3)不同。特别地，d1小于d2并且d2小于d3。因此，在后续阶段，抗穿通(apt)掺杂部件以不同的水平形成在各自的n型鳍部件中。蚀刻工艺被设计成具有合适的蚀刻持续时间和蚀刻速率，以使得深度(d1、d2和d3)在期望的范围内。

参照图1和图6，方法100进行至操作108，其中，形成具有第一类型掺杂剂的第一含掺杂剂介电材料层222。特别地，第一含掺杂剂介电材料层222形成在第一区域212中的凹进的鳍部件中以及sti部件218的侧壁上。在该实施例中，第一类型掺杂剂是p型掺杂剂。在一些实施例中，操作106包括沉积含p型掺杂剂的硼硅酸盐玻璃(硼掺杂的玻璃或bsg)层228。bsg层222作为用于要被引入第一区域212中的n型鳍部件216的p型掺杂剂的固体源。bsg层222中的p型掺杂剂的浓度被设计成使得在一个或多个后续热工艺期间以适当的掺杂浓度引入p型掺杂剂。在一些实施例中，bsg层222的掺杂剂浓度在约1021/cm³至约8×1021/cm³的范围内。bsg层222通过合适的技术形成，诸如具有合适前体的cvd。在一些实例中，通过cvd形成bsg层222的前体包括sih4、o2和b2h6。

在一些实施例中，操作108还包括在bsg层上沉积未掺杂的硅酸盐玻璃(usg)层。在这种情况下，usg层和bsg层共同由标号222指代。usg层为覆盖层以保护bsg层。通过诸如cvd的合适的技术可形成各种材料层。在一些实例中，bsg层具有介于0.5nm至2nm之间的厚度；并且usg层具有介于1nm至4nm之间的厚度。

现参照图1和图7，方法100进行至操作110，以驱动掺杂剂从bsg层进入凹进的鳍部件(第一区域212中的n型鳍部件216)，从而在凹进的鳍部件中形成p型导电apt部件224(也称为p型apt部件)。操作110还包括一个或多个热工艺以将掺杂剂从bsg层驱动至凹进的鳍部件。热工艺被设计成具有适当的退火温度和退火时间。在一些实例中，热退火工艺可以在快速热退火设备中进行。因此，形成的p型apt部件224设置在不同的层级处，但具有相同的厚度，这通过bsg层的掺杂剂浓度和热退火工艺(包括退火温度和退火时间)确定。在一些实例中，p型apt部件224形成为具有在约5至10纳米范围内的厚度。在一个实例中，用于apt部件224的p型掺杂剂的浓度在约1×1017/cm3至1×1018/cm3范围内。apt部件224的掺杂剂浓度大于如下所述的将在后续阶段形成的沟道层的浓度。p型apt部件224未在第二区域214中形成，这是因为硬掩模220防止掺杂剂从bsg层向第二区域214中的鳍部件扩散。

此外，掺杂剂还被驱动至sti部件218中，诸如进入sti部件的表面。如图7所示，sti部件的掺杂的表面从鳍部件216延伸至第一区域212中的sti部件的顶面。具有掺杂的表面的sti部件有助于改善器件性能，诸如消除由结隔离效应引起的泄漏以及降低与外延生长相关的缺口(faucet)问题。第一区域212中的sti部件218的掺杂的表面是apt部件224的延伸部分并且会在以下进行描述。

参照图1和图8，方法100进行至操作112以去除第一含掺杂剂介电材料层222，其在本实施例中为bsg层。在一些实施例中，当存在usg层时，其也被去除。通过合适的蚀刻工艺进行第一含掺杂剂介电材料层的去除。例如，通过使用稀氢氟酸(dhf)溶液的湿蚀刻去除bsg层(以及usg层)。在操作112中，根据本实施例硬掩模220也被去除。例如，通过使用(热)磷酸的湿蚀刻去除氮化硅的硬掩模220。

特别地，在第一区域212中的sti部件218的掺杂的表面(在图8中标记为224a)在不同区域中具有不同的高度，诸如在短沟道区域中和在长沟道区域中。掺杂的表面224a是p型掺杂的。

参照图1和图9，方法100进行至操作114以在第一区域212中的沟槽内形成沟道材料层226。沟道材料层226包括在沟槽中外延生长并掺杂有诸如硼的p型掺杂剂的半导体材料。由于apt部件224处于不同层级并且沟道材料层226具有平坦化的表面，因此在不同的鳍部件上的沟道材料层226具有不同的厚度，如图9所示。

在一些实施例中，出于各种考虑(诸如对于高迁移率的应变效应或者对高迁移率半导体材料的使用)，沟道材料层226中的半导体材料不同于衬底210中的半导体材料。在各个实例中，沟道材料层226包括硅、硅锗、锗、锡化硅锗(sigesn)、锡化锗(gesn)或iii-v族化合物半导体材料。在示例性的实施例中，iii-v族化合物半导体材料包括砷化镓、磷砷化镓、氮化镓、磷化镓、砷化铟、砷化铟镓、氮化铟镓、磷化铟镓、氮化铟、磷化铟、砷化铝、砷化镓铝、磷化铝镓铟、氮化铝镓、磷化铝镓、砷化铝铟、氮化铝、磷化铝或它们的组合。在进一步的实例中，沟道材料层226可包括两个或多个半导体材料薄膜。

在一些实施例中，沟道材料层226的形成包括外延生长和化学机械抛光(cmp)。沟道材料层226掺杂有第一类型掺杂剂(在本示例中为p型掺杂剂)，这与apt部件224的掺杂剂类型相同但具有不同的掺杂浓度。特别地，沟道材料层226的掺杂浓度小于apt部件224的掺杂浓度。设计沟道材料层226中的掺杂剂以用于相应的晶体管和诸如漏电流的其他情况的适当的阈值电压。在各个实施例中，通过原位掺杂或离子注入来将掺杂剂引入沟道材料层226。对于原位掺杂而言，外延生长的前体附加地包括含掺杂剂的化学物。因此，在外延生长期间，掺杂剂被引入沟道材料层226。

在该实施例中，消除或降低了外延生长的缺口问题。缺口问题指的是在外延生长期间由于生长选择性在外延部件与sti部件之间形成的间隙。通过在apt部件224的形成期间(经由操作106至110)形成sti部件218的掺杂的表面，使得sti部件218的表面得以改善。外延生长的选择性降低使得沟道半导体材料也可以在sti部件的侧壁上生长，从而消除或降低了缺口问题。

参照图1和图10，方法100进行至操作116以在衬底210上形成第二图案化的掩模228。第二硬掩模覆盖第一区域212并且具有一个或多个开口，以使得第二区域214在开口中暴露。在一些实施例中，图案化的掩模228是硬掩模并且包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、其他适当的介电材料或它们的组合。硬掩模228可包括多于一个的材料层，诸如氧化硅薄膜和氧化硅薄膜上的氮化硅薄膜。在一些实例中，硬掩模的形成包括沉积硬掩模材料层；通过光刻在硬掩模材料层上形成图案化的光刻胶层；通过蚀刻将图案从图案化的光刻胶层转移至硬掩模材料层；以及通过湿法剥膜或等离子体灰化去除图案化的光刻胶层。可选地，图案化的掩模228可以是通过光刻形成的图案化的光刻胶层。

参照图1和图11，方法100包括操作118以通过蚀刻凹进第二区域214中的鳍部件216。蚀刻工艺被设计成选择性地去除鳍有源区域216中的半导体材料同时保留sti部件。蚀刻工艺可包括干蚀刻、湿蚀刻或二者的结合。图案化的掩模228保护第一区域212中的鳍部件216不被蚀刻。由于蚀刻工艺的负载效应，较大的鳍部件216将会比较小的鳍部件216更快地蚀刻。具体地，由于三个p型部件216分别具有尺寸l4、l5和l6，因此相应的凹进深度(d4、d5和d6)不同。具体地，d4小于d5并且d5小于d6。因此，在后续阶段，抗穿通(apt)掺杂部件以不同的层级形成在各自的n型鳍部件中。蚀刻工艺被设计成具有合适的蚀刻时间和蚀刻速率，以使得深度(d4、d5和d6)在期望的范围内。

参照图1和图12，方法100进行至操作120，其中，形成具有第二类型掺杂剂的第二含掺杂剂介电材料层230，第二类型掺杂剂在导电性方面与第一类型掺杂剂相反。在该实施例中，第二类型掺杂剂是n型掺杂剂。特别地，第二含掺杂剂介电材料层230形成在第二区域214中的凹进的鳍部件中以及sti部件218的侧壁上。在一些实施例中，操作120包括沉积含n型掺杂剂的磷硅酸盐玻璃(磷掺杂玻璃或psg)层230。psg层230作为用于要被引入第二区域214中的p型鳍部件216的n型掺杂剂的固体源。psg层230中的n型掺杂剂的浓度被设计成使得在一个或多个后续热工艺期间引入具有适当的掺杂浓度的p型掺杂剂。在一些实施例中，psg层230的掺杂剂浓度在约1021/cm³至约8×1021/cm³的范围内。psg层230通过合适的技术形成，诸如具有合适前体的cvd。在一些实例中，通过cvd形成psg层230的前体包括sih4、o2和ph3。

在一些实施例中，操作120还包括在psg层230上沉积usg层并且在usg层上沉积氮化硅层232。在这种情况下，usg层和psg层共同由标号230指代。usg层为覆盖层以保护psg层。通过诸如cvd的合适的技术可形成usg层。在一些实例中，psg层具有介于0.5nm至2nm之间的厚度；并且usg层具有介于1nm至4nm之间的厚度。

现参照图1和图13，方法100进行至操作122，以驱动第二掺杂剂从psg层进入凹进的鳍部件(第二区域214中的p型鳍部件216)，从而形成凹进的鳍部件中的n型导电apt部件224(也称为n型apt部件)。操作122可包括一个或多个热工艺以将掺杂剂从psg层驱动至凹进的鳍部件。热工艺被设计成具有适当的退火温度和退火时间。在一些实例中，热退火工艺可以在快速热退火设备中进行。因此，形成的n型apt部件232设置在不同的层级处，但具有相同的厚度，这通过psg层的掺杂剂浓度和热退火工艺(包括退火温度和退火时间)确定。在一些实例中，n型apt部件232形成为具有在约5至10纳米范围内的厚度。在一个实例中，用于apt部件232的n型掺杂剂的浓度在约1×1017/cm3至1×1018/cm3范围内。apt部件232的掺杂剂浓度大于如下所述的在后续阶段形成的沟道层的浓度。n型apt部件232未在第一区域212中形成，这是因为硬掩模228防止掺杂剂从psg层向第一区域212中的鳍部件扩散。

此外，掺杂剂还被驱动至sti部件218中，诸如进入第二区域214内的sti部件218的表面中。sti部件的掺杂的表面从鳍部件216延伸至第二区域214中的sti部件218的顶面，如图13所示。具有掺杂的表面的sti部件有助于改善器件性能，诸如消除由结隔离效应引起的泄漏以及降低与外延生长相关的缺口问题。

参照图1和图14，方法100进行至操作124以去除第二含掺杂剂介电材料层230，其在本实施例中为psg层。在一些实施例中，当存在usg层时其也被去除。通过合适的蚀刻工艺进行第二含掺杂剂介电材料层的去除。例如，通过使用dhf溶液的湿蚀刻去除psg层(以及usg层)。在操作124中，根据本实施例硬掩模228也被去除。例如，通过使用(热)磷酸的湿蚀刻去除氮化硅的硬掩模228。

特别地，在第二区域214中的sti部件218的掺杂的表面(在图14中标记为232a)在不同区域中具有不同的高度，诸如在短沟道区域中和在长沟道区域中。掺杂的表面232a是n型掺杂的。

参照图1和图15，方法100进行至操作126以在第二区域214中的沟槽内形成沟道材料层234。沟道材料层234包括在沟槽中外延生长并掺杂有诸如磷的n型掺杂剂的半导体材料。由于apt部件232处于不同层级，因此沟道材料层可在不同的鳍部件上具有不同的高度并因此具有不均匀的轮廓。可向沟道材料层234应用诸如cmp的抛光工艺以平坦化顶面。在这种情况下，硬掩模228在抛光期间充当抛光停止层的作用并在这之后通过抛光或蚀刻去除。由于沟道材料层234具有平坦化的表面，因此在不同鳍部件上的沟道材料层234具有不同的厚度，如图15所示。

在一些实施例中，出于各种考虑(诸如对于高迁移率的应变效应或者对高迁移率半导体材料的使用)，沟道材料层234中的半导体材料不同于衬底210中的半导体材料。在各个实例中，沟道材料层234包括硅、硅锗、锗、锡化硅锗(sigesn)、锡化锗(gesn)或iii-v族化合物半导体材料。在示例性的实施例中，iii-v族化合物半导体材料包括砷化镓、磷砷化镓、氮化镓、磷化镓、砷化铟、砷化铟镓、氮化铟镓、磷化铟镓、氮化铟、磷化铟、砷化铝、砷化镓铝、磷化铝镓铟、氮化铝镓、磷化铝镓、砷化铝铟、氮化铝、磷化铝或它们的组合。在进一步的实例中，沟道材料层234可包括两个或多个半导体材料薄膜。

在一些实施例中，沟道材料层234包括不同于第一区域212中的沟道材料层226的半导体材料。例如，用于n型晶体管的第一区域212中的第一沟道材料层226包括具有相对较高的电子迁移率的第一半导体材料，而用于p型晶体管的第二区域214中的第二沟道材料层234包括具有相对较高的空穴迁移率的第二半导体材料。在进一步的实例中，用于n型晶体管的第一区域212中的第一沟道材料层226包括砷化镓或磷化铟，而用于p型晶体管的第二区域214中的第二沟道材料层234包括锗或金刚石。

参照图1和图16，方法100进行至操作128以凹进sti部件218。操作128可包括一个或多个蚀刻工艺以选择性地回蚀刻sti部件218，从而形成凹进的sti部件。例如，操作128包括湿蚀刻、干蚀刻或它们的结合。在进一步的实例中，操作128包括使用dhf溶液作为蚀刻剂的湿蚀刻工艺。鳍部件216，尤其是第一区域212中的沟道材料层226和第二区域214中的沟道材料层234延伸至凹进的sti部件218上方。

参照图1和图17，方法100进行至操作130以在鳍部件216上形成各种半导体器件，诸如场效应晶体管(fet)、双极晶体管、二极管、无源器件(电阻器、电感器、电容器或它们的组合)或它们的组合。在图17所示的实施例中，示例性的场效应晶体管236形成在鳍部件216上，并且因此被称为鳍fet(finfet)。特别地，每个finfet236包括源极和漏极部件、以及插入至源极和漏极部件之间的栅极堆叠件238。特别地，n型finfet形成在第一区域212中的鳍部件216上并且p型finfet形成在第二区域214中的鳍部件216上。每个鳍部件上可形成一个或多个finfet。finfet236的结构和形成将在如下进一步描述。

在半导体结构中，p掺杂表面224a和n掺杂表面232a是sti部件218的一部分。掺杂表面被构造成围绕相应的沟道材料层。具体地，p掺杂表面224a围绕第一区域212中的沟道材料层226；并且n掺杂表面232a围绕第二区域214中的沟道材料层234。如上所述，掺杂表面有助于改善器件性能，诸如消除由结隔离效应引起的泄漏以及降低与外延生长相关的缺口问题。特别地，掺杂表面具有不同的高度。掺杂表面从相应的apt部件的底部竖直延伸至sti部件的顶部。由于apt部件处于不同的层级，因此掺杂表面具有不同的高度。

图18是根据一些实施例构造的半导体结构200的局部的截面图。在图18中，有源区域被设计为形成fet，诸如p型fet(pfet)或n型fet(nfet)。在一些实施例中，掺杂阱240可形成在衬底中，诸如在sti部件218形成之后以及apt部件形成之前。在该实例中，在第一区域212内的仅一个示例性的鳍部件216和相应的finfet236在图18中示出。文字描述应用于第一区域212以及相应的部件。然而，在第二区域214中的半导体结构200的部分也是类似的但具有相反的导电类型。

半导体结构100包括半导体衬底110。在一些实例中，掺杂阱240是p型阱并且包括分布在有源区域中的诸如硼(b)的p型掺杂剂，在该有源区域将形成nfet。可由适当的掺杂工艺(诸如一种或多种离子注入)通过掩模层中的开口，将掺杂剂引入p阱240。在一个实例中，掺杂阱240可具有在约1016和1018cm^-3范围之间的相应的掺杂浓度。在另一实例中，掺杂阱240可具有在约0.5微米和2微米范围之间的深度。apt部件224和沟道材料层226形成在鳍部件中。在操作期间，当相应的finfet导通时，沟道材料层226用作导电路径。

类似地，在第二区域214中，形成n型阱并且其包括分布在有源区域中的诸如磷的n型掺杂剂，在该有源区域将形成pfet。apt部件232和沟道材料层234形成在第二区域214内的鳍部件中。

每个finfet236包括形成在沟道材料层226上的栅极堆叠件238、以及形成在沟道材料层中的源极和漏极部件242。栅极堆叠件238包括设置在沟道材料层226上的栅极介电部件238a和设置在栅极介电部件238a上的栅电极238b。栅极堆叠件238进一步包括设置在栅电极238b的侧壁上的栅极间隔件238c。

栅极介电部件238a包括栅极介电材料，诸如氧化硅或者具有高介电常数的适当的介电材料(高k介电材料)。在该实施例中，栅极介电部件238a包括多于一个的介电材料层。例如，栅极介电部件238a包括诸如氧化硅的界面介电层、以及界面层上的高k介电材料层。

栅电极238b包括导电材料层，诸如掺杂的多晶硅、金属、金属合金、金属硅化物或它们的组合。在一些实施例中，栅电极238b包括多于一个的导电材料层。例如，栅电极238b包括在栅极介电部件238a上的具有适当的功函数的第一导电层、以及在第一导电层上的第二导电层。在n型finfet的一个实例中，第一导电层包括钛或钛铝。在另一实例中，第二导电层包括铝、钨、铜、掺杂的多晶硅或它们的组合。

类似地，第二区域214中的栅极堆叠件也包括栅极介电层和栅电极。第二区域214中的栅电极具有与第一区域212中的栅极堆叠件内的栅电极类似的结构。然而，导电材料可不同。例如，在第二区域214中，栅电极包括第一导电材料层(诸如氮化钽或氮化钛)、以及第二导电材料层(诸如铝、钨、铜、掺杂的多晶硅或它们的组合)。

通过包括各种沉积工艺和图案化的步骤形成栅极堆叠件238。栅极堆叠件238的形成根据一些实施例进一步描述。在一个实施例中，界面层形成在半导体衬底上(特别地，形成在沟道材料层226上)。界面层可包括由适当的技术形成的氧化硅，诸如通过原子层沉积(ald)、热氧化或uv-臭氧氧化。界面层可具有小于10埃的厚度。高k介电材料层形成在界面层上。高k介电材料层包括具有高于热氧化硅的介电常数(约3.9)的介电材料。高k介电材料层通过适当的工艺形成，诸如ald或其他适当的技术。形成高k介电材料层的其他方法包括金属有机化学汽相沉积(mocvd)、物理汽相沉积(pvd)、uv-臭氧氧化或分子束外延(mbe)。在一个实施例中，高k介电材料包括hfo2。可选地，高k介电材料层包括金属氮化物、金属硅化物或其他金属氧化物。界面层和高k介电材料层组成栅极介电层。

在一些实施例中，栅电极238b包括多晶硅。多晶硅层通过诸如cvd的适当的技术形成在栅极介电层上。在一个实例中，覆盖层通过诸如pvd的适当的技术进一步形成在高k介电材料层和多晶硅层之间。在这些实例中，覆盖层可包括氮化钛(tin)、氮化钽(tan)或它们的组合。覆盖层可充当一种或多种功能，诸如扩散阻挡、蚀刻停止和/或保护。

在沉积之后，栅极材料层被图案化以形成栅极堆叠件238(或多个栅极堆叠件)。栅极堆叠件238的图案化包括光刻工艺和蚀刻。光刻工艺形成图案化的光刻胶层。在一个实例中，光刻工艺包括光刻胶涂布、软烘焙、曝光、曝光后烘焙(peb)、显影以及硬烘焙。然后使用图案化的光刻胶层作为蚀刻掩模通过蚀刻来图案化栅极堆叠件材料层。蚀刻工艺可包括一个或多个蚀刻步骤。例如，可应用利用不同蚀刻剂的多个蚀刻步骤以蚀刻各自的栅极堆叠件材料层。

在其他实施例中，栅极堆叠件材料层的图案化可以可选地使用硬掩模作为蚀刻掩模。硬掩模可包括氮化硅、氮氧化硅、氧化硅、其他适当的材料或它们的组合。硬掩模沉积在栅极堆叠件材料层上。通过光刻工艺在硬掩模层上形成图案化的光刻胶层。然后，通过图案化的光刻胶层的开口蚀刻硬掩模，从而形成图案化的硬掩模。然后可以使用诸如湿法剥膜或等离子体灰化的适当的工艺去除图案化的光刻胶层。

栅极间隔件238c包括介电材料并且可以具有一个或多个薄膜。在一些实施例中，栅极间隔件238c包括氧化硅、氮化硅、氮氧化硅、其他适当的介电材料或它们的组合。栅极间隔件238c通过沉积和各向异性蚀刻(诸如干蚀刻)形成。

在一些实施例中，源极和漏极部件242可进一步包括通过诸如离子注入的适当的工艺在鳍部件216中形成的轻掺杂漏极(ldd)部件。ldd部件具有与掺杂阱240相反的掺杂类型。例如对于nfet而言，掺杂阱240是p型的而ldd部件是n型的。在对于pfet的另一实例中，掺杂阱是n型的而ldd是p型的。ldd部件和栅极堆叠件238可在共同的步骤中形成。例如，沉积和图案化栅极堆叠件材料层以形成栅极介电层和栅电极层；通过使用约束ldd部件的伪栅极堆叠件(以及sti部件)的离子注入形成ldd部件；以及然后形成间隔件。在其他实施例中，ldd部件可选的并且可以从半导体结构200去除。

在一些可选的实施例中，栅极堆叠件238可以通过栅极替换工艺形成。栅极替换工艺包括形成伪栅极；形成源极和漏极部件；去除伪栅极；以及然后形成最终栅极，其包括高k介电材料的栅极介电层和金属栅电极。在各个实施例中，栅极替换工艺可以是后(last)高k工艺，其中伪栅极中的栅极介电层和栅电极均被去除并由最终的栅极堆叠件替换。

在一些可选的实施例中，源极和漏极部件242具有不同的半导体材料以用于应变效应并且可以通过如下步骤形成，包括：通过蚀刻来凹进源极和漏极区域；以及通过外延生长以不同半导体(与沟道材料不同)填充凹槽。在一些实施例中，选择半导体材料以用于沟道区域中的合适的应变效应，以使得相应的载流子迁移率提高。例如，用于源极和漏极部件的半导体材料包括碳化硅或硅锗。在一个实例中，第一区域212中的finfet236是nfet，半导体材料是掺杂磷的碳化硅。在一个实例中，第二区域214中的finfet器件是pfet，半导体材料是掺杂硼的硅锗。在一些实施例中，两个或多个finfet236形成在相同的鳍部件216上。在图18示出的实例中，两个finfet236形成在相同的鳍部件216上并共用共同的源极。

注意，p型掺杂阱240的掺杂类型与apt部件224的掺杂类型相同，但是掺杂阱240的掺杂浓度小于apt部件224的掺杂浓度。此外，在本实施例中，沟道材料层226的掺杂类型与apt部件224的掺杂类型相同，但是沟道材料层226的掺杂浓度小于掺杂阱240的掺杂浓度且更小于apt部件224的掺杂浓度。类似地，第二区域214中的n型掺杂阱的掺杂类型与apt部件232的掺杂类型相同，但是n型掺杂阱的掺杂浓度小于apt部件232的掺杂浓度。在本实施例中，第二区域214中的沟道材料层234的掺杂类型与apt部件232的掺杂类型相同，但是沟道材料层234的掺杂浓度小于第二区域中n型阱的掺杂浓度且更小于apt部件232的掺杂浓度。

方法100可包括其他选择或修改。在一些实施例中，在第一区域212中形成第一apt部件224的操作104至114以及在第二区域214中形成第二apt部件232的操作116至126可具有不同的顺序，以使得在形成第一apt部件224之前形成第二apt部件232。特别地，在操作104至114之前执行操作116至126。

方法100进一步包括在如上所述的操作之前、期间和/或之后的其他操作。在一些实施例中，从相应的含掺杂剂层(如固相掺杂剂源)驱动掺杂剂的那些退火步骤可被设计成具有有效扩散和最小化热预算的适当的热剖面(thermalprofile)。那些形成的apt部件能够防止晶体管的穿通效应并且还能够消除掺杂剂对沟道的不期望的冲击，因此改善了器件性能。

可通过一种或多种离子注入形成源极和漏极部件。以下描述使用nmos晶体管作为实例，并且nmos晶体管的源极和漏极部件的形成是相似的。在一些实施例中，用于nmos晶体管的源极和漏极部件通过离子注入步骤形成，这包括形成ldd部件的第一离子注入和形成s/d部件的第二离子注入。在其他实施例中，栅极堆叠件的形成以及源极和漏极部件的形成结合在共同的步骤中。在进一步的实施例中，沉积并图案化栅极堆叠件；将第一离子注入应用至鳍有源区域以形成ldd部件；通过适当的工艺(诸如电介质沉积和干蚀刻)在栅极堆叠件的侧壁上形成栅极间隔件；以及将第二离子注入应用至鳍有源区域以形成s/d部件。

方法100还包括在半导体结构200上形成层间介电材料(ild)的操作。ild包括一种或多种介电材料，诸如氧化硅、低k介电材料或它们的组合。在一些实施例中，ild的形成包括沉积和cmp。

方法100包括形成多层互连结构以连接各个器件从而形成功能电路的操作。多层互连结构包括诸如通孔和连接件的垂直互连件、以及诸如金属线的水平互连件。各个互连部件可应用各种导电材料，包括铜、钨和/或硅化物。在一个实例中，使用镶嵌和/或双镶嵌工艺形成与铜相关的多层互连结构。

本公开提供了半导体结构及其制造方法。半导体结构包括形成在鳍有源区域上的fet和具有改善的器件性能的掺杂轮廓。特别地，该方法包括在半导体衬底上形成鳍有源区域(鳍部件)；凹进鳍有源区；通过固体扩散形成apt部件；以及通过外延生长形成沟道材料层。

本公开的实施例提供了相较于现有技术的优势，但应当理解其他实施例可提供不同的优势，并非全部优势必须在此描述，并且没有特定的优势需要用于全部实施例。通过采用所公开的方法和结构，apt部件在鳍有源区域的底部上形成并且延伸进入衬底。apt部件的载流子浓度被独立地调节以在不降低沟道区域的载流子浓度的情况下防止穿通效应。特别地，根据一些实施例，apt部件和相应的沟道材料层由不同的半导体材料形成以用于各种器件益处。根据设计、器件类型以及鳍部件尺寸，在不同鳍有源区域中的apt部件以更大的自由度形成在不同层级上从而调节器件性能。在一些实施例中，源极和漏极部件由半导体材料形成，该半导体材料不同于相应的apt部件的材料、不同于相应的沟道材料层的材料或者与二者均不相同。

因此，本公开提供了一种半导体结构。该半导体结构包括鳍有源区域，鳍有源区域形成在半导体衬底上并且横跨在第一浅沟槽隔离(sti)部件的第一侧壁和第二sti部件的第二侧壁之间；第一导电类型的抗穿通(apt)部件；以及第一导电类型的沟道材料层，设置在apt部件上并且具有小于第一掺杂浓度的第二掺杂浓度。apt部件形成在鳍有源区域上、横跨在第一侧壁和第二侧壁之间并且具有第一掺杂浓度。

根据一些实施例本公开提供了一种半导体结构。该半导体结构包括半导体衬底，具有彼此相对的第一表面和第二表面；第一鳍部件和第二鳍部件，形成在半导体衬底的第一表面上；第一抗穿通(apt)部件，形成在第一鳍部件上并从第一sti部件延伸至第二sti部件；以及第二apt部件，形成在第一鳍部件上并从第二sti部件延伸至第三sti部件。第一鳍部件横跨第一浅沟槽隔离(sti)部件和第二sti部件之间的第一宽度。第二鳍部件横跨第二sti部件和第三sti部件之间的第二宽度。第二宽度大于第一宽度。第一apt部件和第二apt部件分别从第二表面以第一距离和第二距离设置，并且第二距离小于第一距离。

根据一些实施例本公开提供了一种用于制造半导体结构的方法。该方法包括在半导体衬底上形成鳍部件；通过选择性蚀刻凹进鳍部件；形成含掺杂剂的固体材料层；驱动掺杂剂从固体材料层进入鳍部件，从而分别在鳍部件上形成抗穿通(apt)部件；去除固体材料层；以及通过外延生长在apt部件上形成沟道材料层。

根据本发明的一些实施例，提供了一种半导体结构，包括：鳍有源区域，形成在半导体衬底中并且横跨在第一浅沟槽隔离部件的第一侧壁和第二浅沟槽隔离部件的第二侧壁之间；第一导电类型的抗穿通部件，其中，所述抗穿通部件形成在所述鳍有源区域上，横跨所述第一侧壁和所述第二侧壁并且具有第一掺杂浓度；以及第一导电类型的沟道材料层，设置在所述抗穿通部件上并且具有小于所述第一掺杂浓度的第二掺杂浓度。

在上述半导体结构中，还包括第一导电类型的掺杂阱，其中，所述掺杂阱形成在所述半导体衬底中、位于所述抗穿通部件下面并且具有大于所述第二掺杂浓度且小于所述第一掺杂浓度的第三掺杂浓度。

在上述半导体结构中，所述抗穿通部件和所述掺杂阱包括第一半导体材料；并且所述沟道材料层包括不同于所述第一半导体材料的第二半导体材料。

在上述半导体结构中，所述第一浅沟槽隔离部件还包括位于所述第一侧壁上的第一掺杂表面区域，并且所述第二浅沟槽隔离部件还包括所述第二侧壁上的第二掺杂表面区域。

在上述半导体结构中，所述第一掺杂表面区域、所述抗穿通部件和所述第二掺杂表面区域在相同层级上对齐。

在上述半导体结构中，所述沟道材料层在所述第一浅沟槽隔离部件的顶面和所述第二浅沟槽隔离部件的顶面上方垂直延伸。

在上述半导体结构中，还包括形成在所述鳍有源区域上的第一场效应晶体管，其中，所述第一场效应晶体管包括：第一栅极堆叠件，设置在所述沟道材料层上；以及第一源极部件和第一漏极部件，形成在所述沟道材料层中并所述栅极堆叠件插入在所述第一源极部件和所述第一漏极部件之间。

在上述半导体结构中，所述源极部件和所述漏极部件的半导体材料不同于所述抗穿通部件的第二半导体材料和所述沟道材料层的第三半导体材料。

在上述半导体结构中，还包括形成在所述鳍有源区域上并与所述第一场效应晶体管相邻的第二场效应晶体管，其中，所述第二场效应晶体管包括：第二栅极堆叠件，设置在所述沟道材料层上；第二漏极部件，形成在所述沟道材料层中；以及与所述第一场效应晶体管共用的所述第一源极部件。

在上述半导体结构中，包括：多个鳍部件，具有彼此不同的各自的水平尺寸；以及多个抗穿通部件，分别形成在所述多个鳍部件上，其中，所述多个抗穿通部件以彼此不同的各自的垂直层级形成在半导体衬底上。

在上述半导体结构中，所述抗穿通部件具有相同的厚度，并且位于所述抗穿通部件上的所述沟道材料层具有平坦的表面和不同的厚度。

在上述半导体结构中，还包括分别形成在所述多个鳍部件上的多个场效应晶体管，其中，所述多个场效应晶体管包括短沟道场效应晶体管、中间沟道场效应晶体管和长沟道场效应晶体管。

根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体衬底，具有彼此相对的第一表面和第二表面；第一鳍部件和第二鳍部件，形成在所述半导体衬底的第一表面上，其中，所述第一鳍部件横跨第一浅沟槽隔离部件和第二浅沟槽隔离部件之间的第一宽度，并且所述第二鳍部件横跨所述第二浅沟槽隔离部件和第三浅沟槽隔离部件之间的第二宽度，所述第二宽度大于所述第一宽度；第一抗穿通部件，形成在所述第一鳍部件上并从所述第一浅沟槽隔离部件延伸至所述第二浅沟槽隔离部件；以及第二抗穿通部件，形成在所述第一鳍部件上并从所述第二浅沟槽隔离部件延伸至所述第三浅沟槽隔离部件，其中，所述第一抗穿通部件和所述第二抗穿通部件分别从所述第二表面以第一距离和第二距离设置，并且所述第二距离小于所述第一距离。

在上述半导体结构中，还包括：第一厚度的第一沟道材料层，设置在所述第一抗穿通部件上；以及第二厚度的第二沟道材料层，设置在所述第二抗穿通部件上，其中，所述第二厚度大于所述第一厚度。

在上述半导体结构中，所述第一抗穿通部件和所述第二抗穿通部件具有相同的厚度。

在上述半导体结构中，还包括形成在所述第一鳍部件上的多个场效应晶体管。

根据本发明的另一些实施例，还提供了一种制造半导体结构的方法，包括：在半导体衬底上形成鳍部件；通过选择性蚀刻凹进所述鳍部件；形成含掺杂剂的固体材料层；将所述掺杂剂从所述固体材料层驱动至所述鳍部件，从而分别在所述鳍部件上形成抗穿通部件；去除所述固体材料层；以及通过外延生长在所述抗穿通部件上形成沟道材料层。

在上述方法中，形成所述固体材料层包括在浅沟槽隔离部件的侧壁上形成所述固体材料层；以及从所述固体材料层驱动所述掺杂剂还包括将所述掺杂剂从所述固体材料层驱动至所述浅沟槽隔离部件的侧壁，从而形成所述浅沟槽隔离部件的掺杂表面。

在上述方法中，形成所述鳍部件包括形成具有不同宽度的所述鳍部件；凹进所述鳍部件包括回蚀刻所述鳍部件，从而形成至不同深度的凹进的所述鳍部件；并且形成在凹进的所述鳍部件上的所述抗穿通部件处于不同深度。

在上述方法中，形成所述固体材料层包括形成磷硅酸盐玻璃(psg)层和硼硅酸盐玻璃(bsg)层中的一种；以及从所述固体材料层驱动所述掺杂剂包括执行热退火工艺以使所述掺杂剂扩散至凹进的所述鳍部件和所述浅沟槽隔离部件的侧壁。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实现与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以做出多种变化、替换以及改变。