形成半导体器件的方法以及半导体器件与流程

本发明涉及半导体器件领域，尤其涉及一种形成半导体器件的方法以及半导体器件。

背景技术：

半导体器件，例如二极管、绝缘栅场效应晶体管(igfet)(如金属氧化物半导体场效应晶体管(mosfet))、绝缘栅双极型晶体管(igbt)包括具有限定半导体器件的功能的掺杂区的半导体本体。对于一些半导体器件特性的器件参数，例如阻断电压能力或导通态电阻是半导体本体的在正表面与背表面之间的厚度的函数。半导体本体的厚度变化导致这样的器件参数的分布。期望减小半导体器件的半导体本体的厚度变化。

技术实现要素：

本公开内容涉及一种形成半导体器件的方法。该方法包括在硅半导体本体的第一表面处形成辅助结构。该方法还包括在半导体本体上在第一表面处形成硅层。该方法还包括在第一表面处形成半导体器件元件。该方法还包括从与第一表面相反的第二表面去除半导体衬底至少直至辅助结构的朝向第二表面取向的边缘。

本公开内容还涉及一种半导体器件。该半导体器件包括包含相反的第一表面和第二表面的半导体本体。在第一表面处有第一负载端子接触件。在半导体本体的第二表面处有凹陷的阵列。凹陷具有小于2μm的中心至中心距离p。在第二表面处有第二负载端子接触件并且第二负载端子接触件覆盖凹陷的阵列。

当阅读以下详细描述并且参照附图时，本领域技术人员将认识到另外的特征和优点。

附图说明

包括附图以提供对本发明的进一步理解并且附图被并入本说明书并构成本说明书的一部分。附图示出了本发明的实施方案并且与描述一起用于说明本发明的原理。由于通过参照下面的详细描述将更好地理解本发明的其他实施方案和预期优点，所以本发明的其他实施方案和预期优点将很容易被认识到。

图1是用于示出制造半导体器件的方法的示意性流程图。

图2a至图2g是用于示出制造半导体器件的方法的过程的半导体本体的截面图。

图3a至图3d是在半导体层形成之前在半导体本体上的半导体结构的布置的示意性顶视图。

图4a至图4c是用于示出可以通过包括在图2a至图2f中所示的工艺形成的半导体器件的半导体本体的截面图。

图5a至图5f是用于示出制造半导体器件的方法的半导体本体的截面图。

具体实施方式

在下面的具体实施方式中，参照形成本发明的一部分的附图，并且在附图中通过示例的方式示出了本公开内容可实施的具体的实施方案。应理解，在不脱离本发明的范围的情况下可以利用其他实施方案，并且可以做出结构或逻辑变化。例如，可以将一个实施方案所示出或描述的特征用在其他实施方案上或者结合其他实施方案以产生又一实施方案。本公开内容旨在包括这些修改方案和变化方案。使用特定语言对该实施例进行描述，这不应该被解释为限制所附权利要求的范围。附图不按比例进行绘制，并且仅用于说明目的。为了清楚起见，在不同的附图中，如果没有另外说明，相同的元件通过相应的附图标记表示。

术语“具有”、“含有”、“包含”、“包括”等是开放式的，并且这些术语表示存在所述结构、元件或特征，但不排除存在另外的元件或特征。单数形式旨在包括复数以及单数，除非上下文另有明确说明。

术语“电连接”描述了在电连接元件之间的永久低欧姆连接，例如在相关元件之间的直接接触或经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括适于信号传输的一个或更多个中间元件可以存在于电耦合元件之间，例如在第一状态暂时提供低欧姆连接和在第二状态提供高欧姆电去耦的元件。

附图通过表示紧邻掺杂类型“n”或“p”的“-”或“+”示出了相对掺杂浓度。例如，“n^-”是指低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n⁺”掺杂区具有比“n”掺杂区的掺杂浓度高的掺杂浓度。相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。

在以下描述中使用的术语“晶片”、“衬底”、“半导体本体”或“半导体衬底”可以包括具有半导体表面的任意基于半导体的结构。“晶片”和“结构”应被理解为包括硅(si)、绝缘体上硅(soi)、蓝宝石上硅(sos)、掺杂的和未掺杂的半导体、由基底半导体基础支持的硅的外延层和其他半导体结构。作为用于制造各种这样的半导体器件的典型基底材料，可以使用通过切克劳斯基(cz)方法，例如由标准cz法或由磁性cz(mcz)法或由连续cz(ccz)法生长的硅晶片。另外，可以使用fz(浮区)硅晶片。半导体不必是基于硅的半导体。半导体也可以是硅锗(sige)、锗(ge)或砷化镓(gaas)。根据其他实施方案，碳化硅(sic)或氮化镓(gan)可以形成半导体衬底材料。

如在本说明书中使用的术语“水平的”旨在描述基本上平行于半导体衬底或本体的第一表面或主表面的取向。这可以是例如晶片或半导体管芯的表面。

如在本说明书中使用的术语“垂直的”旨在描述基本上布置成垂直于第一表面，即平行于半导体衬底或本体的第一表面的法线方向的取向。

在本说明书中，半导体衬底或半导体本体的第二表面被认为是由下表面或背表面或后表面形成的，而第一表面被认为是由半导体衬底的上表面、前表面或主表面形成的。因此在本说明书中使用的术语“在……之上”和“在……之下”描述了一个结构特征相对另一个的结构特征的相对位置。

在本说明书中，实施方案被示出为包括p掺杂半导体区和n掺杂半导体区。可替代地，半导体器件可以形成为具有相反的掺杂关系，使得所示的p掺杂区是n掺杂的并且所示的n掺杂区是p掺杂的。

半导体器件可以具有端子接触件诸如接触焊盘(或电极)，其使得能够与集成电路或包括在半导体本体中的分立半导体器件电接触。电极可以包括被施加至半导体芯片的半导体材料的一个或更多个电极金属层。电极金属层可以制造为具有任何期望的几何形状和任何期望的材料组成。电极金属层可以是，例如，覆盖区域的层的形式。可以使用任何期望的金属，例如cu、ni、sn、au、ag、pt、pd、al、ti以及这些金属中的一种或更多种的合金作为所述材料。电极金属层不必是同质的，或由仅一种材料制成，也就是说包含在电极金属层中的材料的各种组成和浓度都是可以的。作为示例，电极层的尺寸可以足够大以与布线接合。

在本文所公开的实施方案中，应用一个或更多个传导层，特别是导电层。应当理解，任何例如“形成”或“施加”的术语旨在涵盖字面上所有施加层的种类和技术。具体地，旨在涵盖在其中一次作为一个整体施加层的技术例如层压技术以及以顺序的方式沉积层的技术例如溅射、电镀、成型、cvd(化学气相沉积)、物理气相沉积(pvd)、蒸镀、混合物理化学气相沉积(hpcvd)等。

所施加的传导层尤其是可以包括一个或更多个金属如al、cu或sn或者其合金的层，导电糊料层和接合材料层。金属的层可以是同质层。导电糊料可以包括分布在可汽化的或可固化的聚合物材料中的金属颗粒，其中所述糊料可以是流体、粘性或蜡质的。接合材料可以被施加成使半导体芯片电连接和机械连接至例如载体或例如接触夹。可以使用软钎料或尤其是能够形成扩散钎焊接合的钎料，例如，包括sn、snag、snau、sncu、in、inag、incu和inau中的一种或更多种的钎料。

切割工艺可以用于将晶片划分成单个芯片。可以应用用于切割的任意技术，例如，刀片切割(锯切)、激光切割、蚀刻等。半导体本体例如半导体晶片可以通过在带上施加半导体晶片来进行切割，所述带特别为切割带，将切割图案，特别是矩形图案施加至半导体晶片(例如，根据一个或更多个上述技术)，并且例如沿带的平面中的四个正交方向拉动带。通过切割并且拉动带，将半导体晶片划分为多个半导体管芯(芯片)。

图1是用于示出制造半导体器件的方法10的示意性流程图。

应理解，虽然方法10在以下被示出并且被描述为一系列动作或事件，但是所示出的这些动作或事件的顺序并不解释为限制性的意义。例如，一些动作可以以不同的顺序发生和/或与除了本文中所示出和/或所描述的那些之外的其他动作或事件同时发生。此外，可能不需要所示出的所有动作来实现本文公开的实施方案的一个或更多个方面。另外，本文所描绘的一个或更多个动作可以在一个或更多个独立的动作和/或阶段中执行。

在图1中对用于示出制造半导体器件的方法10的示意性流程图进行了描述。

工艺特征s100包括在半导体本体的第一表面处形成辅助结构。在一些实施方案中，半导体本体的材料可以相对于辅助结构选择性地图案化，并且辅助结构可以被配置为耐受至少1000℃的温度。辅助结构可以包括硅氧化物(例如，sio2)、硅氮化物(例如si3n4)、氮氧化物(例如ono)、铝氧化物(例如al2o3)、碳的一个或更多个层；被配置为匹配半导体本体的材料的热膨胀的这些材料的堆叠体或混合物。在一些实施方案中，辅助结构是由热氧化工艺形成的氧化物结构。此外或作为替代，氧化物结构也可以由氧化物层沉积工艺形成，例如通过化学气相沉积(cvd)工艺。在一些其他实施方案中，氧化物结构通过离子注入工艺被埋置在第一表面下方。例如，任选地可以例如通过预先形成的氧化物层的刻蚀或结构化工艺或者通过氧化物结构的局部生长或者通过注入工艺的局部遮蔽区域对氧化物结构进行图案化。

工艺特征s110包括在半导体本体的第一表面处形成半导体层。在一些实施方案中，半导体层是通过诸如选择性外延的外延工艺，例如侧向外延过生长(elo)来形成。外延层可以形成为单层或可以包括堆叠在彼此之上的两个、三个或更多个子层。例如，单层或子层可以通过引入从扩散源扩散的掺杂剂或通过离子注入掺杂和/或原位掺杂。在一些实施方案中，半导体层包括第一子层和在第一子层上的第二子层。第一子层的掺杂浓度可以大于第二子层的掺杂浓度。在一些实施方案中，第一子层的掺杂浓度可以在5×10¹⁴cm^-3至5×10¹⁹cm^-3的范围内，并且第二子层的掺杂浓度可以在1×10¹³cm^-3至5×10¹⁹cm^-3的范围内。第一子层和第二子层的参数如掺杂浓度和厚度可以考虑不同的器件特性进行设置。通过示例的方式，例如，第一子层的掺杂浓度和厚度可以考虑到接触属性或后侧处理或阻断电压而进行设置，第二子层的掺杂浓度和厚度可以考虑到阻断电压要求和/或导通态电阻而进行设置。在一些实施方案中，例如二极管和/或igbt，第一子层构成包括可选的接触件的场阻挡层或形成在其中的发射层。

工艺特征s120包括在第一表面处形成半导体器件元件。该器件元件可以包括半导体区域，例如p掺杂区和/或n掺杂区；绝缘层，例如栅极和/或场电介质；和/或层间电介质和传导层，例如用于接触件和/或布线的金属层。例如，半导体区域，例如掺杂的漏极区、掺杂的源极区、掺杂的本体区、掺杂的阳极区、掺杂的阴极区可以在第一表面处通过离子注入和/或从扩散源扩散而形成。包括栅极电介质和栅电极的平面栅极结构或包括在沟槽中的栅极电介质和栅电极的栅极结构可以通过热氧化和/或栅极电介质的层沉积和重掺杂半导体(例如多晶硅和/或金属层)的层沉积形成。

工艺特征s130包括从与第一表面相反的第二表面去除半导体本体至少直至辅助结构的朝向第二表面取向的边缘。材料去除可以包括：机械和/或化学工艺，包括磨削加工(例如研磨、珩磨和抛光的一种或更多种)，化学机械抛光(cmp)；以及蚀刻，例如硅的湿法蚀刻(如基于提供oh^-离子的碱性蚀刻溶液的碱性蚀刻)，以及干法蚀刻如反应性离子蚀刻。碱性蚀刻溶液的实例包括koh(氢氧化钾)、tmah(四甲基氢氧化铵)、胆碱(羟基-三甲基乙基氯化铵)和edp(乙二胺邻苯二酚)。该蚀刻溶液还可以含有一定量的通常用于湿法化学蚀刻的表面活性剂，例如吡嗪、曲拉通-x-100(triton-x-100)和异丙醇。

在一些实施方案中，形成作为辅助结构的氧化物结构的方法包括在离子注入能量小于100kev的情况下将氧离子通过第一表面注入半导体本体。离子注入能量也可以被设定为小于60kev。由此氧聚集体可以被埋置在半导体本体的约250nm的距离或约150nm的距离，或甚至更低的距离处。经注入的氧的纵向变化还可以减小到例如小于70nm或小于50nm的值。因此，例如，在10¹⁴cm^-2至10¹⁷cm^-2的范围内或在10¹⁴cm^-2至5×10¹⁵cm^-2的范围内的小剂量的氧可以足以用于在硅半导体本体内形成局部硅氧化物区域。在一些实施方案中，高电流离子注入设备被用于氧注入。在一些实施方案中，离子注入设备被用于氧注入，其使得能够在注入期间将经注入的晶片加热至例如300℃至600℃之间或400℃至500℃之间的温度。将氧注入经加热的衬底减少了由氧注入所引起的晶格缺陷的量，因此，使得能够使用显著小于180kev的注入能量。

通过半导体本体的热处理，经注入的氧再分配至氧析出物。热处理可以包括一个或更多个加热周期，加热周期可以包括温度斜坡和/或温度水平。在一些实施方案中，在1小时至5小时的第一加热时间段内，将半导体本体加热至配置成产生用于随后的氧析出物形成的成核位点的第一温度。第一温度可以在例如800℃至900℃的范围内。在1小时至10小时的第二加热时间段内，将半导体本体加热到配置成产生氧析出物的第二温度。第二温度可以在例如900℃至1100℃的范围内。在一些实施方案中，在氧离子注入之前，从第一表面利用粒子对半导体本体进行辐照。粒子辐照旨在将另外的空位引入晶格用于促进随后的氧析出物形成。以10¹³cm^-2至10¹⁵cm^-2的范围内的剂量的电子和/或氦辐照是被配置为产生用于促进随后的氧析出物形成的空位的粒子的示例。在氧析出物形成之前通过粒子辐照产生的空位使得在氧的离子注入期间能够减少氧的随后离子注入剂量和/或衬底温度。

在一些实施方案中，氧通过第一表面的整个区域注入。在其他一些实施方案中，在氧离子注入之前，方法10还包括在第一表面上形成图案化的离子注入掩模。例如，离子注入掩模可以是图案化的硬掩模或图案化的抗蚀剂掩模。离子注入掩模的图案可以考虑氧化物结构的功能进行选择。当从第二表面去除半导体本体的材料时，氧化物结构可以适用于除了用作阻挡层之外的另外的目的。作为示例，在从第二表面去除半导体本体之后，氧化物结构可以用作通过第二表面的掺杂剂离子的离子注入的掩模图案，例如，在反向传导(rc)igbt的集电体侧形成n掺杂短区(shortregion)和/或p⁺掺杂注入区期间。作为示例，在从第二表面去除半导体本体之后，氧化物结构也可以用于使掺杂的剂量减少，由此降低在被掩蔽的那些区域中的注入效率，例如，围绕晶体管单元区域的区域如边缘终端区域。

在一些实施方案中，方法10还包括，在图案化的离子注入掩模形成之前，形成对准标记，并且其中图案化的离子注入掩模与对准标记对准。对准掩模可以形成在第一表面处或构成在半导体本体的第一表面中的蚀刻凹陷，蚀刻凹陷被配置成在半导体本体的第一表面上形成(例如通过外延生长或沉积)半导体层后被识别。如果半导体层的厚度变得过大，则可能变得难以识别对准标记。在这种情况下，可以通过在半导体本体的第一表面重复形成对准掩模而重新更新对准标记。

在一些实施方案中，形成辅助结构的方法包括在半导体层的第一表面上形成辅助层图案。例如，辅助层图案可以通过光刻来形成。

在一些实施方案中，辅助层图案包括开口阵列，并且开口阵列的中心至中心距离p小于2μm或小于1μm。中心至中心的距离p可以被设定为足够小以使得能够形成连续的外延层(例如通过侧向外延过生长(elo))。中心至中心的距离p也可以被设定为足够小以避免否则可能由磨削加工而引起的凹陷，所述磨削加工用于从第二表面去除半导体本体的材料直至辅助层图案。

在一些实施方案中，辅助层图案的厚度被设定在5nm至2μm的范围内，或者在20nm至200nm的范围内，或者在50nm至150nm的范围内。厚度可以考虑到归因于辅助层图案的功能来进行选择。作为示例，厚度可以足够大以当从第二表面去除半导体本体的材料时使得辅助层图案能够用作阻挡层。厚度还可以被适当地设定以使得辅助层图案能够在随后的在半导体本体的第二表面处的掺杂或离子注入工艺中用作掩模。厚度还可以被适当地设定以满足当在辅助层图案上通过侧向外延过生长形成连续外延层时的晶体质量需求。应当注意到，在一些实施方案中，辅助层可能没有被配置成用作电子器件中的电介质层。这意味着，例如，可以容许多孔或穿孔的辅助层。或者换句话说，对于产生辅助层的方法的要求可以放宽，例如在离子注入之后在使辅助层结构化期间导致的小且不期望的附加的孔或不理想的化学计量辅助材料(例如不理想的化学计量氧化物)的小缺陷可能不会导致减薄过程中的负面影响。在此上下文中，小是指小于辅助层中的预期的开口。

在一些实施方案中，半导体层的厚度被设定为中心至中心距离p的至少十倍。在一些实施方案中，半导体本体的被辅助层图案的辅助层材料覆盖的表面积相对于在辅助层图案中的开口下方的表面积的比在0.2至2的范围内，或在0.8至1.2的范围内，并且开口中的任一个开口的最大侧向尺寸小于2μm。0.2至2的范围或0.8至1.2的范围有利于使在侧向外延过生长过程期间产生的晶体缺陷最小化。

在一些实施方案中，方法10还包括，在第一表面处形成半导体器件元件之后，并且在从第二表面去除半导体本体之前，将半导本体经由第一表面安装到载体。载体的特性(例如示例性材料和厚度)可以适于在从第二表面去除半导体本体的半导体材料期间起机械支持载体的功能。作为示例，载体可以是例如玻璃载体、半导体载体、箔或保护抗蚀剂。

在一些实施方案中，磨削加工用于从第二表面去除半导体本体，其中磨削加工在距离辅助结构的朝向第二表面取向的边缘一定垂直距离处停止。然后进一步通过蚀刻工艺去除半导体本体直至辅助结构的朝向第二表面取向的边缘。作为示例，磨削加工(例如研磨)在到达辅助结构之前数微米处终止。在一些实施方案中，磨削加工从第二表面的整个区域去除半导体材料。在一些其他实施方案中，磨削加工作用在半导体本体的除边缘部之外的中心部，所述边缘部围绕对提高半导体本体的机械稳定性无影响的中心部。蚀刻工艺可以是干法蚀刻工艺，例如反应性离子蚀刻工艺和/或湿法蚀刻工艺，例如基于提供oh^-离子的碱性蚀刻溶液的碱性蚀刻工艺。在一些实施方案中，蚀刻工艺可以被抛光工艺替换或支持。

在一些实施方案中，方法10还包括通过经由辅助图案中的开口作用于半导体的蚀刻工艺来在半导体本体内形成凹陷。通过硅的碱性蚀刻，相对于{100}晶面和{111}晶面的不同的蚀刻速率会得到凹陷的阵列，其中凹陷与辅助层图案的开口一致。这也可以通过利用倾斜式(tilted)反应性离子蚀刻(rie)来实现。根据辅助结构的辅助厚度和距离，由于由辅助层图案引起的蚀刻工艺的遮蔽效应，该蚀刻工艺可以停止自调整。凹陷使得能够调整在第二表面处的表面粗糙度，这对于在半导体本体与接触层(例如在第二表面处的金属层)之间的电接触和/或粘合性来说会是有利的。可以通过随后的抛光和/或研磨过程降低表面粗糙度。

通过使用作为用于去除工艺的端子结构的辅助结构，将在半导体本体的第一表面处的辅助结构上的半导体层形成与从与第一表面相反的第二表面中的半导体本体减薄相结合，实现了半导体本体减薄的精确的方法。该方法使得能够具有在微米或纳米范围内的精确的和明确限定的表面粗糙度的小的总厚度变化(ttv)。

在一些实施方案中，方法10还包括将掺杂剂离子通过第二表面注入半导体本体，辅助结构构成离子注入掩模。除了当从第二表面去除半导体本体时用作端子结构之外，辅助结构可以用于阻挡或衰减通过第二表面注入到半导体本体的离子的不同目的。作为示例，例如，省略在边缘终端区中的后侧电荷注入层或者通过在后侧电荷注入层形成期间阻挡离子注入的功率二极管或igbt的栅极焊盘使得能够增加的切换稳定性(switchingrobustness)。增加的切换稳定性导致在半导体器件的正向偏压模式期间的这些区域中流动的载流子减少。

在一些实施方案中，方法10还包括在半导体本体上的第二表面处形成接触层。例如，接触层包括一种或更多种导电材料诸如高掺杂的半导体材料和/或金属。

在一些实施方案中，方法10还包括从第二表面去除辅助结构。

图2a至图2g是用于示出制造半导体器件的方法的工艺特征的半导体本体100的截面图。对于类似的工艺特征以上给出了以下参照图2a至图2g所示的工艺特征的进一步细节，并且以下参照图2a至图2g所示的工艺特征的进一步细节同样适用。

参照图2a的示意性截面图1001，在半导体本体100的第一表面104处形成辅助结构作为辅助层图案102。第一表面104与半导体本体100的第二表面105相反。

参照图2b的示意性截面图1002，在半导体本体100上的第一表面104处通过侧向外延过生长形成半导体层106。

参照图2c的示意性截面图1003，在第一表面104处形成半导体器件元件。半导体器件元件的形成可以包括前端工序(feol)工艺并且在图2c中示例为掺杂区108、109，例如源极区和本体区，以及电介质110，其可以是包括平面栅结构的侧向igfet的一部分。可以应用如以上相对于方法10所述的其他和/或另外的工艺。

参照图2d的示意性截面图1004，通过磨削加工例如研磨从第二表面105中去除半导体本体100。磨削加工在垂直距离例如在辅助层图案102之前的几微米处终止，并且导致由晶片中或晶片到晶片工艺散射引起的厚度变化δt。半导体本体100可以经由第一表面104安装在由虚线112所指示的载体上。

参照图2e的示意性截面图1005，碱性湿法蚀刻进一步去除半导体本体100的材料直至用作蚀刻端子结构中的辅助层图案102。碱性蚀刻溶液还去除了半导体层106的例如没有被辅助层图案102覆盖的区域中的半导体层106的硅层的材料，这导致锥形凹陷114。锥形凹陷114的形状可以通过相对于{100}和{111}晶面的不同蚀刻速率引起。

参照图2f的示意性截面图1006，辅助层图案102被去除，例如通过蚀刻工艺诸如氢氟酸(hf)或干法化学蚀刻工艺。

参照图2g的示意性截面图1007，例如，通过从第二表面105进一步去除材料，例如通过精研(lapping)或通过各向同性蚀刻工艺如反应性离子蚀刻或通过碱性溶液(例如koh、tmah)的各向异性蚀刻工艺来降低锥形凹陷114的深度。

应当注意的是，如果辅助结构和凹陷构成将要形成的半导体器件的功能元件，那么可以省略相对于图2g和/或图2f描述的工艺特征。例如，如果辅助层图案102应保持为在将要制造的半导体器件中的功能层，或者如果图2f中所示的凹陷应保持在将要制造的半导体器件中。例如通过例如离子注入和/或扩散经由第二表面105引入掺杂剂和/或形成接触层的另外的工艺，可以在图2e至图2g中的任一中所示的工艺特征之后进行。

通过结合在图2a至图2g所示的工艺特征，实现了减薄半导体本体的精确方法。该方法使得在第二表面105处能够具有微米或纳米范围内的精确的和明确的表面粗糙度的小总厚度变化(ttv)。

图3a至图3d是在半导体层形成之前在半导体本体上的辅助层图案102的布局的示意性顶视图。

辅助层图案102的布局可以包括多个平行的条纹(参照图3a)、沿延伸方向各自中断的多个平行的条纹(参照图3b)、棋盘图案(参照图3c)、或网格(参照图3d)。当辅助层图案102的对应于半导体本体的[100]或[010]边缘的水平或垂直边缘和/或辅助层图案102的角部是直角或几乎直角时，可以提高外延过生长的质量，并且在通过elo生长的层中晶体缺陷可以减少或避免。

以上相对于图1中所示的方法10提供了对辅助层的布局参数的进一步的细节，如垂直和侧向尺寸、中心至中心的距离、或覆盖有辅助层图案和开口的表面积，并且对辅助层的布局参数的进一步的细节同样适用。

在一些实施方案中，参照图1至图2g描述的方法和工艺特征导致半导体器件包括半导体本体，半导体本体包括相反的第一表面和第二表面。半导体器件还包括在第一表面上的第一负载端子接触件。在半导体本体的第二表面处形成有凹陷的阵列。凹陷的中心至中心的距离p小于2μm，或小于1μm。半导体器件还包括在第二表面上的第二负载端子接触件，第二负载端子接触件覆盖凹陷的阵列。以下将参照图4a至图4c对半导体器件的实施例进行描述。

图4a是根据实施方案的垂直半导体器件的一部分的示意性截面图4001。垂直半导体器件包括半导体本体400。垂直半导体器件包括在第一表面404例如半导体本体400的前表面处的第一负载端子结构420。第一负载端子结构420包括掺杂的半导体区域。掺杂的半导体区域可以通过半导体本体400的在第一表面404处的掺杂工艺(例如通过扩散和/或离子注入工艺)形成。例如，在半导体本体400的第一负载端子结构420中的掺杂的半导体区域可以包括垂直功率igfet的掺杂的源极区和本体区例如igbt的超结fet(superjunctionfet)或集电极，或者垂直功率半导体二极管或晶闸管的阳极区或阴极区。在处理半导体本体400的第一表面404处的过程中，根据在半导体本体中将要形成的功率半导体器件，可以形成控制端子结构，如包括栅极电介质和栅电极的平面栅结构和/或沟槽栅极结构。这些方法可以如参照图2c所描述的工艺或图1的工艺特征s120的一部分来进行。

垂直半导体器件还包括在第二表面405如半导体本体400的与第一表面404相反的后表面处的第二负载端子结构425。例如，如参照图2e至图2f所描述的锥形凹陷414形成在第二表面405上。第二负载端子结构425包括掺杂的半导体区域。掺杂的半导体区域可以通过半导体本体400的在第二表面405处的掺杂工艺，例如通过扩散和/或离子注入工艺形成。例如，在半导体本体400的第二负载端子结构425中的掺杂的半导体区域可以包括掺杂的场终止区、垂直功率fet的掺杂的漏极区、或igbt的发射极，或垂直功率半导体二极管的阳极区或阴极区。

如果在垂直功率半导体器件中存在至第一负载端子结构420的第一电负载端子接触件l1和至控制端子结构的电控制端子接触件c的话，则第一负载端子接触件l1和电控制端子接触件c是第一表面404上的布线区的一部分。在第二表面405上设置有至第二负载端子结构425的第二电负载接触l2。第二负载端子接触件覆盖锥形凹陷414(如果仍然存在的话)。电负载接触l1、l2和电控制端子接触件c可以由一个或多个图案化的传导层，例如通过夹在其间的层间绝缘层电隔离的金属化层形成。例如，层间绝缘层中的接触开口可以填充有导电材料，以提供在硅半导体本体中的一个或多个图案化的传导层和/或有源区诸如第一负载端子结构420之间的电接触。例如，图案化传导层和层间电介质层可以在半导体本体400的第一表面404上方形成布线区。例如，传导层，例如金属化层或金属化层堆叠可以设置在第二表面405上。

在图4a中所示的垂直半导体器件中，电流的流动方向是沿相反的第一表面404与第二表面405之间的垂直方向在第一负载端子接触件l1与第二负载端子接触件l2之间。

在图4a中所示的实施方案中，垂直半导体器件的阻断电压能力可以通过在第一负载端子结构420与第二负载端子结构425之间例如在fet的本体区与漏极接触区或场终止区之间的漂移区或基底区426的适当的距离d1来调节。

在图4b的示意性截面图4002中，基于在图1至图2d中所示的工艺制造的半导体器件是包括p掺杂体区430、p⁺掺杂体接触区431和n⁺掺杂源极区432的平面栅极晶体管。栅极电介质433使栅电极434与漂移区或基底区426电隔离。栅电极434电连接至控制端接触c。在一些实施方案中，栅电极434对应于或电耦合至控制端子接触件c。第一负载端子接触件l1，例如igbt的发射极端子接触件或igfet的源极端子接触件电连接至p掺杂体区430和n⁺掺杂源极区432。在第二表面405处的高度掺杂区438，例如igbt的p⁺掺杂双极注入区或igfet的n⁺掺杂漏极接触区电连接至第二负载端子接触件l2，例如igbt的集电极端子接触件或igfet的漏极端子接触件。

在图4c的示意性截面图4003中，基于图1至图2d中所示的工艺制造的半导体器件是包括p掺杂体区450、p⁺掺杂体接触区451和n⁺掺杂源极区452的沟槽栅极晶体管。在沟槽456中的栅极电介质453使栅电极454与漂移区或基底区405电隔离。栅电极454电连接至控制端子接触件c。在一些实施方案中，栅电极454对应于控制端子接触件c。第一负载端子接触件l1，例如源极端子接触件或发射极端子接触件电连接至p掺杂本体区450和n⁺掺杂源极区452。在第二表面405处的高度掺杂区438，例如igbt的p⁺掺杂双极注入区或igfet的n⁺掺杂漏极接触区电连接至第二负载端子接触件l2，例如集电极端子接触件或漏极端子接触件。除了栅极电介质453和栅电极454之外，一个或更多个场电介质和场电极可以被布置在沟槽456中，例如在栅电极454与沟槽的底侧之间。

图5a至图5c是用于示出制造半导体器件的方法的过程的半导体本体的截面图。

图5a的示意性截面图是在进行图1所示的方法10的工艺特征s100之后的半导体本体500的截面图的一个示例。

参照图5a的示意性截面图5001，在半导体本体500的第一表面504处形成埋置辅助结构作为埋置辅助层图案502。第一表面504与半导体本体500的第二表面505相反。以上相对于图1所示的方法10提供了关于形成埋置辅助层图案502的另外的细节，并且关于形成埋置辅助层图案502的另外的细节同样适用。

参照图5b的示意性截面图5002，在半导体本体500上的第一表面104处通过外延层形成工艺例如cvd工艺形成半导体层506。

参照图5c的示意性截面图5003，在半导体本体500中形成半导体器件元件。半导体器件元件包括在第一表面504处的有源区结构560、在有源区结构560上的第一负载接触561、围绕有源区结构560的边缘端子结构562、掺杂区563和接触或电荷注入层564。根据要制造的半导体器件，例如，有源区结构560可以包括igbt的掺杂本体区和源极区或功率二极管的阳极区。应当指出的是，有源区结构560可以包括如结合图4b和/或图4c描述的结构。接触或电荷注入层564与埋置辅助层图案502的开口一致。接触或电荷注入层564可以是具有与半导体层506和/或半导体本体500的衬底的导电类型相同的导电类型的高度掺杂的接触层，或者可以是具有与半导体层506的导电类型不同的导电类型的电荷注入层。通过示例的方式，埋置辅助层图案502可以用作当将掺杂剂注入/扩散入接触或电荷注入层564时的掩模。掺杂区563可以包括通过从半导体层506扩散而引入的掺杂剂，或者通过离子注入穿过第二表面并且穿过埋置辅助层图案502引入的任意外部掺杂剂源和/或掺杂剂。

参照图5d的示意性截面图5004，从第二表面505去除半导体本体500直至用作去除工艺的端子结构的埋置辅助层图案502。第二负载接触565形成在埋置辅助层图案502上和接触或电荷注入层564上。

参照图5e的示意性截面图5005，去除半导体本体500通过去除埋置辅助层图案502来补充。在去除埋置辅助层图案502之前，埋置辅助层图案502可以用作用于形成半导体本体500中的p掺杂区和n掺杂区的离子注入掩模，或者用作当半导体本体500外的p型掺杂剂或n型掺杂剂扩散入半导体层506时的扩散掩模。例如，通过适当地选择离子注入的剂量和能量，用于实现反向导电(rc)igbt的反向导电性的p掺杂区和n掺杂区可以形成在第二表面505上。

参照图5f的示意性截面图5006，去除半导体本体500通过在埋置辅助层图案502的开口处去除半导体层506来补充，例如通过各向异性蚀刻工艺如反应性离子蚀刻。由此，半导体层506的有源区结构560下方例如漂移区或基底区的厚度dz小于半导体层506的围绕有源区结构560例如半导体层506的在边缘端子区中的一部分的厚度dr。由此，阻断电压能力可以设定为在边缘端子区中比在有源区中较大，其对于雪崩稳定性会是有利的。除了图5f中所示的，埋置辅助层图案502也可以在形成第二负载接触565之前去除。

尽管在本文中已经示出并且描述了具体实施方案，但是本领域那些技术人员应当理解的是，在不脱离本发明的范围的情况下，各种替换和/或等效实现方式可以代替所示和所描述的具体实施方案。本申请旨在涵盖本文所讨论的具体实施方案的任意修改方案或变型方案。因此，旨在本发明仅通过权利要求及其等同内容来限定。