半导体结构及其形成方法与流程

本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。

背景技术：

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(mos晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，各种因为半导体器件的物理极限所带来的二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制造领域，最具挑战性的是如何解决半导体器件漏电流大的问题。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。

当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。

然而，引入高k金属栅的半导体结构中，仍有许多问题亟待解决，其中一个就是功函数的匹配问题，因为功函数将直接影响器件的阈值电压(vt)和晶体管的性能。因此功函数必须调整到半导体器件的合适工作范围内。

现有技术中，通过在晶体管栅极结构中形成功函数层以实现所述晶体管阈值电压的调节，但是现有技术引入功函数层的晶体管依旧存在电学性能不良的问题，从而导致所形成半导体结构性能不良。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，以改善所形成半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供基底；在所述基底上形成介质层；在所述介质层内形成开口；在所述开口底部和侧壁上形成栅介质层；在所述栅介质层上形成含al功函数层，沿所述栅介质层指向所述开口的方向上，按原子数百分比，所述含al功函数层中al原子含量减小；在所述含al功函数层上形成金属层，所述金属层填充所述开口；所述金属层、所述含al功函数层以及所述栅介质层用于形成栅极结构。

可选的，形成所述含al功函数层的步骤中，按原子数百分比，al原子的含量在40％到75％范围内。

可选的，按原子数百分比，所述含al功函数层中al原子的平均含量在60％到70％范围内。

可选的，形成所述含al功函数层的步骤中，所述含al功函数层的材料为tial、taal、tialc、taaln、tialn和aln中的一种或多种。

可选的，形成含al功函数层的步骤中，所述含al功函数层的厚度在到范围内。

可选的，形成所述含al功函数层的步骤包括：通过原子层沉积的方式形成所述含al功函数层。

可选的，形成所述含al功函数层的步骤包括：进行至少一次含al材料沉积，以形成所述含al功函数层；所述含al材料沉积的步骤包括：通入含al前驱体；清除所述含al前驱体。

可选的，通入含al前驱体的步骤中，所述含al前驱体为(c2h5)3al或alch3。

可选的，形成所述含al功函数层的步骤包括：进行多次含al材料沉积；进行多次含al材料沉积的步骤中，通入含al前驱体的脉冲时间逐次减小。

可选的，通入含al前驱体的步骤中，通入含al前驱体的脉冲时间在8秒到25秒范围内。

可选的，形成所述含al功函数层的步骤包括：进行多次含al材料沉积；进行多次含al材料沉积的步骤中，通入含al前驱体的流量逐次减小。

可选的，通入含al前驱体的步骤中，通入含al前驱体的流量在200sccm到600sccm范围内。

可选的，所述半导体结构为鳍式场效应晶体管，提供基底的步骤中，所述基底包括衬底和位于所述衬底上的鳍部；形成开口的步骤中，所述开口底部露出所述鳍部部分顶部和部分侧壁的表面；在所述开口底部依次形成所述栅介质层、所述含al功函数层以及所述金属层的步骤包括：在所述开口底部露出的所述鳍部上以及所述开口侧壁上依次形成所述栅介质层、所述含al功函数层以及所述金属层。

相应的，本发明还提供一种半导体结构，包括：

基底；介质层，位于所述基底上；栅极结构，包括位于所述介质层内的金属层、位于所述介质层和所述金属层之间以及所述介质层和所述基底之间的含al功函数层和栅介质层，所述含al功函数层位于所述金属层和所述栅介质层之间，且沿栅介质层指向金属层的方向上，按原子数百分比，所述含al功函数层中al原子含量减小。

可选的，沿栅介质层指向金属层的方向上，按原子数百分比，所述含al功函数层中al原子含量的范围在40％到75％内。

可选的，按原子数百分比，所述含al功函数层中al原子含量的平均值在60％到70％范围内。

可选的，所述含al功函数层的材料为tial、taal、tialc、taaln、tialn和aln中的一种或多种。

可选的，所述含al功函数层的厚度在到范围内。

可选的，所述半导体结构为鳍式场效应晶体管，所述基底包括衬底和位于所述衬底上的鳍部；所述栅极结构横跨所述鳍部且覆盖所述鳍部顶部和侧壁的部分表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案在开口底部和侧壁上形成栅介质层之后，形成含al功函数层，沿所述栅介质层指向所述开口的方向上，所述al功函数层中al原子含量减小。所述含al功函数层不仅位于所述开口底部还位于所述开口的侧壁上，因此形成所述含al功函数层的初期，所述开口侧壁上所形成含al功函数层的厚度较小，所述开口的开口尺寸较大，al原子的沉积负载效应较弱，al原子的沉积能力较强；随着所述开口侧壁上所形成含al功函数层的厚度的增加，所述开口的开口尺寸随之减小，al原子的沉积负载效应增强，al原子的沉积能力变差；由于沿所述栅介质层指向所述开口的方向上，所述al功函数层中al原子含量减小，所以在所述开口的开口尺寸较大时所述al功函数层中al原子含量较大，在所述开口的开口尺寸减小较小时所述al功函数层中al原子含量较小，从而使所形成含al功函数层的平均al原子含量达到设计需要的目标值，有利于降低形成所述含al功函数层的工艺难度，有利于改善晶体管的阈值电压翻转问题，有利于提高所形成半导体结构的性能。

附图说明

图1是一种具有功函数层晶体管的结构示意图；

图2是栅极结构尺寸和晶体管阈值电压之间的关系示意图；

图3至图9是本发明半导体结构形成方法一实施例各个步骤的结构示意图。

具体实施方式

由背景技术可知，现有技术中引入功函数层的晶体管存在电学性能不良的问题。现结合一种具有功函数层晶体管的结构示意图分析其电学性能不良问题的原因：

参考图1，示出了一种具有功函数层晶体管的结构示意图。

所述晶体管包括：基底10；位于所述基底10上的介质层11，所述介质层11内具有底部露出所述基底10的开口(图中未标示)；以及位于所述开口内的栅极结构，所述栅极结构包括位于所述开口底部和侧壁的栅介质层12，位于所述栅介质层12上的功函数层13以及位于所述功函数层13上填充所述开口的金属层14。

所述功函数层13为含al功函数层，也就是说，所述功函数层13的材料为含al金属材料，例如tial、taal、tialc、taaln、tialn和aln中的一种和多种。

随着集成电路制作技术的不断发展，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，晶体管的沟道长度也相应不断缩短，晶体管栅极结构的尺寸也随之相应减小。所以如图1所示，形成所述晶体管的过程中，开口的尺寸lgg也随之减小，开口的深宽比随之增大。

形成栅极结构的过程中，为了提高阶梯覆盖性能，通常采用原子层沉积的工艺形成所述功函数层13。当所述功函数层13为含al功函数层时，由于用于形成含al功函数层的含al前驱体的分子体积较大，因此开口深宽比的增大，会使含al前驱体难以进入所述开口内，导致al原子在所述开口内的沉积能力较差，出现沉积负载效应(loadingeffect)。

al原子的沉积负载效应会增大形成所述功函数层13的难度，容易出现所形成功函数层13厚度过小或者al原子含量过低的问题。al的原子百分比含量与含al功函数层的功函数值成反比关系，功函数层的厚度与所述功函数层的功函数值成反比关系，所以功函数层13厚度过小或者al原子含量过低，会导致功函数层13的功函数值过大，从而容易出现阈值电压翻转(vtrollup)的问题。

参考图2，示出了栅极结构尺寸和晶体管阈值电压之间的关系示意图。

图中横坐标为栅极结构的尺寸，纵坐标为所形成晶体管阈值电压。图线20表示所形成晶体管的目标阈值电压值；图线21表示第一工艺条件下所形成晶体管的阈值电压；图线22表示第二工艺条件下所形成晶体管的阈值电压值。

如图2所示，不论是图线21所表示的第一工艺条件下所形成的晶体管还是图线22所表示的第二工艺条件下所形成的晶体管，栅极结构尺寸lg越小，所形成晶体管的阈值电压vt越大。而且随着栅极结构尺寸lg的减小，晶体管阈值电压vt增大越显著。

晶体管出现阈值电压翻转的问题，不利于降低所形成晶体管的阈值电压，从而影响所述形成半导体结构的性能。

为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：

提供基底；在所述基底上形成介质层；在所述介质层内形成开口；在所述开口底部和侧壁上形成栅介质层；在所述栅介质层上形成含al功函数层，沿所述栅介质层指向所述开口的方向上，按原子数百分比，所述含al功函数层中al原子含量减小；在所述含al功函数层上形成金属层，所述金属层填充所述开口；所述金属层、所述含al功函数层以及所述栅介质层用于形成栅极结构。

本发明技术方案在开口底部和侧壁上形成栅介质层之后，形成含al功函数层，沿所述栅介质层指向所述开口的方向上，所述al功函数层中al原子含量减小。所述含al功函数层不仅位于所述开口底部还位于所述开口的侧壁上，因此形成所述含al功函数层的初期，所述开口侧壁上所形成含al功函数层的厚度较小，所述开口的开口尺寸较大，al原子的沉积负载效应较弱，al原子的沉积能力较强；随着所述开口侧壁上所形成含al功函数层的厚度的增加，所述开口的开口尺寸随之减小，al原子的沉积负载效应增强，al原子的沉积能力变差；由于沿所述栅介质层指向所述开口的方向上，所述al功函数层中al原子含量减小，所以在所述开口的开口尺寸较大时所述al功函数层中al原子含量较大，在所述开口的开口尺寸减小较小时所述al功函数层中al原子含量较小，从而使所形成含al功函数层的平均al原子含量达到设计需要的目标值，有利于降低形成所述含al功函数层的工艺难度，有利于改善晶体管的阈值电压翻转问题，有利于提高所形成半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图3至图9，示出了本发明半导体结构形成方法一实施例各个步骤的结构示意图。

参考图3，提供基底。

所述基底用于提供工艺操作基础。

本实施例中，所述半导体结构为鳍式场效应晶体管，所以所述基底包括衬底100以及位于所述衬底100上分立的鳍部101。本发明其他实施例中，所述半导体结构也可以是平面晶体管，所述基底为平面基底。

所述衬底100用于提供工艺操作平台。

本实施例中，所述衬底100的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者iii－v族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。

所述鳍部101用于提供所述鳍式场效应晶体管的沟道。

本实施例中，所述鳍部101的材料与所述衬底100的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同，可以选自锗、锗硅、碳硅或砷化镓等适宜于形成鳍部的材料。

具体的，所述衬底100和所述鳍部101可以同时形成。形成所述衬底100和所述鳍部101的步骤包括：提供初始衬底；在所述初始衬底表面形成鳍部掩膜层(图中未示出)；以所述鳍部掩膜层为掩膜刻蚀所述初始衬底，形成所述衬底100以及位于所述衬底100上的鳍部101。

所述鳍部掩膜层用于定义所述鳍部101的尺寸和位置。

形成所述鳍部掩膜层的步骤包括：在所述初始衬底上形成掩膜材料层；在所述掩膜材料层上形成图形层；以所述图形层为掩膜，刻蚀所述掩膜材料层，露出所述初始衬底，以形成所述鳍部掩膜层。

所述图形层用于对所述掩膜材料层进行图形化，以定义所述鳍部的尺寸和位置。

本实施例中，所述图形层为图形化的光刻胶层，可以通过涂布工艺和光刻工艺形成。本发明其他实施例中，所述图形层还可以为多重图形化掩膜工艺所形成的掩膜，以缩小鳍部的特征尺寸以及相邻鳍部之间的距离，提高所形成半导体结构的集成度。其中多重图形化掩膜工艺包括：自对准双重图形化(self-aligneddoublepatterned，sadp)工艺、自对准三重图形化(self-alignedtriplepatterned)工艺、或自对准四重图形化(self-aligneddoubledoublepatterned，saddp)工艺。

需要说明的是，本实施例中，形成所述衬底100和所述鳍部101之后，保留所述鳍部101顶部的鳍部掩膜层。所述鳍部掩膜层的材料为氮化硅，用于在后续工艺中定义平坦化工艺的停止层位置，并起到保护鳍部101的作用。

本实施例中，在形成所述衬底100和所述鳍部101后，所述形成方法还包括：在未被所述鳍部101覆盖的衬底100上形成隔离层(图中未标示)，所述隔离层顶部低于所述鳍部101的顶部且覆盖所述鳍部101侧壁的部分表面。

所述隔离层用于实现相邻鳍部101之间以及相邻半导体结构之间的电隔离。

本实施例中，所述隔离层的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅等材料。

形成所述隔离层的步骤包括：通过化学气相沉积(例如：流体化学气相沉积)等方法在未被所述鳍部101覆盖的衬底100上形成隔离材料层，所述隔离材料层覆盖所述鳍部掩膜层；通过化学机械研磨等方式去除高于所述鳍部掩膜层的隔离材料层；通过回刻的方式去除剩余隔离材料层的部分厚度以形成隔离层。

继续参考图3，在所述基底上形成介质层104。

所述介质层104用于实现相邻半导体结构之间的电隔离，也用于定义后续所形成栅极结构的尺寸和位置。

本实施例中，所述介质层104的材料为氧化硅。本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。

具体的，所述基底包括衬底100以及位于所述衬底100上的鳍部101，相邻鳍部101之间还具有隔离层。所以所述介质层104位于所述衬底100、所述鳍部101以及所述隔离层上。

需要说明的是，在提供基底之后，在形成所述介质层104之前，所述形成方法还包括：在所述基底上形成伪栅结构102；在伪栅结构102两侧的基底内形成源漏掺杂区103。

所述伪栅结构102用于为后续所形成栅极结构占据空间位置。

具体的，所述半导体结构为鳍式场效应晶体管，所述基底100包括所述衬底100和所述鳍部101，所以形成所述伪栅结构102的步骤中，所述伪栅结构102横跨所述鳍部101，且覆盖所述鳍部101顶部和侧壁的部分表面。

本实施例中，所述伪栅结构102为单层结构，包括多晶硅材料的伪栅极。本发明其他实施例中，所述伪栅极的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。本发明另一些实施例中，所述伪栅结构还可以为叠层结构，包括伪栅极以及位于所述伪栅极上的伪氧化层，所述伪氧化层的材料可以为氧化硅和氮氧化硅。

形成所述伪栅结构102的步骤包括：在所述基底上形成伪栅材料层；在所述伪栅材料层上形成伪栅掩膜层，以所述伪栅掩膜层为掩膜，刻蚀所述伪栅材料层，形成所述伪栅结构。

需要说明的是，形成所述伪栅结构102后，还在所述伪栅结构102的侧壁上形成侧墙(图中未标示)。所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。

所述源漏掺杂区103用于形成所形成半导体结构中源区或漏区。

所述半导体结构为鳍式场效应晶体管，所述形成所述源漏掺杂区103的步骤包括：在所述伪栅结构102两侧的鳍部101内形成所述源漏掺杂区103。

本实施例中，所述半导体结构为nmos晶体管，所以所述源漏掺杂区103的掺杂离子为n型离子，例如p、as或sb。本发明其他实施例中，所述半导体结构也可以为pmos晶体管，所以所述源漏掺杂区103的掺杂离子为p型离子，例如b、ga或in。

本实施例中，由于所述基底上形成有伪栅结构102，因此形成所述介质层104的步骤中，所述栅介质层104露出所述伪栅结构102。所以形成所述介质层104的步骤包括：通过化学气相沉积(例如：流体化学气相沉积)等方法在未被所述伪栅结构102覆盖的基底上形成介质材料层，所述介质材料层覆盖所述伪栅结构102；通过化学机械研磨等方式去除高于所述伪栅结构102的所述介质材料层，露出所述伪栅结构102，形成所述介质层104。

参考图4，在所述介质层104内形成开口200，所述开口200底部露出所述基底。

形成所述开口200的步骤用于为后续栅极结构的形成提供工艺空间。

具体的，本实施例中，所述基底上形成有伪栅结构102(如图3所示)，所以形成所述开口200的步骤包括：去除所述伪栅结构102，形成所述底部露出基底的开口200。

所述半导体结构为鳍式场效应晶体管，所述基底包括衬底100以及鳍部101，所述伪栅结构102横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面。所以所述开口200底部露出所述鳍部101部分顶部和部分侧壁的表面。

本实施例中，所述伪栅结构102为单层结构，包括多晶硅材料的伪栅极。所以所述伪栅结构102通过干法刻蚀工艺、湿法刻蚀或干法刻蚀工艺和湿法刻蚀相结合的工艺去除。由于所述刻蚀工艺对所述伪栅结构102具有较高刻蚀选择比，也就是说，所述刻蚀工艺对所述伪栅结构102的刻蚀速率大于对所述介质层104的刻蚀速率，从而在去除所述伪栅结构102时，可以减小对所述介质层104的损耗。

参考图5，在所述开口200底部和侧壁上形成栅介质层210。

所述栅介质层210用于实现所形成栅极结构与基底内沟道之间的电隔离。

具体的，所述栅介质层210的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层210的材料为hfo2。本发明其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro、或al2o3等。

本实施例中，所述半导体结构为鳍式场效应晶体管，所述开口200底部露出所述鳍部100部分顶部和部分侧壁的表面，所以所述栅介质层210横跨所述鳍部101，且位于所述开口200底部露出的所述鳍部101上。

所述栅介质层210可以通过原子层沉积的方式形成于所述开口200底部。本发明其他实施例中，所述栅介质层还可以通过化学气相沉积或物理气相沉积等其他膜层沉积方式形成。

需要说明的是，本实施例中，形成所述开口200之后，形成所述栅介质层210之前，所述形成方法还包括：在所述开口底部形成界面层(il，interfaciallayer)(图中未标示)。所述界面层为所述栅介质层210的形成提供良好的界面基础，以改善所述栅介质层210的质量，提高所述栅介质层210和所述鳍部101之间的界面性能；此外，所述界面层还用于与所述栅介质层210构成叠层结构，以实现所形成栅极结构与基底内沟道之间的电隔离。

本实施例中，所述界面层的材料为氧化硅，通过热氧化的方式形成。本发明其他实施例中，所述界面层的材料还可以为碳氮氧化硅等其他材料，可以通过化学气相沉积、物理气相沉积或原子层沉积等膜层沉积工艺形成。

所以，形成所述栅介质层210的步骤包括：在开口200侧壁和底部的界面层上形成所述栅介质层210。

参考图6，在所述栅介质层210上形成含al功函数层220，沿所述栅介质层210指向所述开口200的方向上，按原子数百分比，所述含al功函数层220中al原子含量减小。

所述含al功函数层220用于调节所形成半导体结构中晶体管的阈值电压。本实施例中，所述半导体结构为nmos晶体管，所以所述含al功函数层220用于调节所述nmos晶体管的阈值电压。

由于所说栅介质层210位于所述开口200底部和侧壁上，所以形成所述含al功函数层220的步骤中，所述含al功函数层220也位于所述开口200底部和侧壁上。

形成所述含al功函数层220的初期，所述开口200侧壁上所沉积的含al功函数层220厚度较小，所述开口200的开口尺寸较大，al原子的沉积负载效应较弱，所以形成al原子含量较高的所述含al功函数层220工艺难度较小；随着所述含al功函数层220的形成，所述开口200的开口尺寸减小，al原子的沉积负载效应增强，但是所形成含al功函数层220中al原子含量也随之减小，所以形成所述含al功函数层220工艺难度也随之减小。所以沿所述栅介质层210指向所述开口200的方向上，按原子数百分比，所述含al功函数层220中al原子含量减小的做法，有利于减小形成所述含al功函数层220的工艺难度，有利于改善晶体管的阈值电压翻转问题，提高所形成半导体结构的性能。

形成所述含al功函数层220的步骤中，所述含al功函数层220中al原子含量不宜过高也不宜过低。

所述含al功函数层220中al原子含量如果过高，则会使所述含al功函数层220的功函数值过低；所述含al功函数层220中al原子含量如果过低，则会使所述含al功函数层220的功函数值过高。所述含al功函数层220功函数值过高或过低都无法实现对晶体管阈值电压的调节。本实施例中，形成所述含al功函数层220的步骤中，按原子数百分比，al原子的含量在40％到75％范围内。也就是说，按原子数百分比，所述含al功函数层220中，al原子含量最多不得高于75％；所述含al功函数层220中，al原子含量最少不得低于40％。

此外，所述半导体结构为nmos晶体管，所述含al功函数层220用于调节所述nmos晶体管的阈值电压。为了使所述al功函数层220能够较好的实现对所述nmos晶体管的阈值电压实现调节，所述含al功函数层220中al平均含量也不宜过高或过低。

所述含al功函数层220中al平均含量如果过高，则也会使所述含al功函数层220的功函数值过低；所述含al功函数层220中al平均含量如果过低，则同样会使所述含al功函数层220的功函数值过高。所述含al功函数层220功函数值过高或过低都无法实现对晶体管阈值电压的调节。形成所述含al功函数层的步骤中，按原子数百分比，al原子的平均含量在60％到70％范围内。

本实施例中，所述含al功函数层220的材料为tial或taal。本发明其他实施例中，形成所述含al功函数层的步骤中，所述含al功函数层的材料还可以选自tialc、taaln、tialn和aln中的一种或多种。所以所述含al功函数层220中，al原子数与ti原子数的比值在0.7到2.5范围内；或者，al原子数与ta原子数的比值在0.7到2.5范围内。

此外，功函数层的厚度也会影响所形成功函数层的功函数值，所以所述含al功函数层220的厚度不宜太大也不宜太小。

所述含al功函数层220的厚度过大，则会使所述含al功函数层220的功函数值过低；所述含al功函数层220的厚度过小，则会使所述含al功函数层220的功函数值过高。所述含al功函数层220功函数值过高或过低都无法实现对晶体管阈值电压的调节。本实施例中，形成所述含al功函数层220的步骤中，所述含al功函数层220的厚度在到范围内。

形成所述含al功函数层220的步骤包括：通过原子层沉积的方式形成所述含al功函数层200。

具体的，形成所述含al功函数层220的步骤包括：进行至少一次含al材料沉积，以形成所述含al功函数层220；所述含al材料沉积的步骤包括：通入含al前驱体(pulse)；清除所述含al前驱体(purge)。

本实施例中，所述含al前驱体为alch3(三甲基铝，tma)。通入所述含al前驱体后，所述含al前驱体的分子与所述栅介质层210表面发生反应，并吸附到所述栅介质层210表面，在所述栅介质层210上实现沉积；清除所述含al前驱体(purge)的步骤包括：清除剩余的所述含al前驱体。

形成所述含al功函数层220的初期，所述开口200的开口尺寸较大，所述含al前驱体分子进入所述开口200内难度较小，al原子的沉积负载效应较弱，所以形成al原子含量较高的所述含al功函数层220工艺难度较小；随着所述开口200的开口尺寸的减小，所述含al前驱体分子进入所述开口200内难度增大，al原子的沉积负载效应增强，但是所形成含al功函数层220中al原子含量也随之减小，所以形成所述含al功函数层220工艺难度也随之减小。形成所述含al功函数层220工艺难度的减小，有利于改善所形成晶体管的性能，有利于提高所形成半导体结构的性能。

本实施例中，形成所述含al功函数层220的步骤包括：进行多次含al材料沉积。为了使沿所述栅介质层210指向所述开口200方向上，按原子数百分比，所述含al功函数层220中al原子含量减小，进行多次含al材料沉积的步骤中，通入含al前驱体的脉冲时间逐次减小。

需要说明的是，通入含al前驱体的脉冲时间不宜过短也不宜过长。

通入含al前驱体的脉冲时间如果太长，al原子实现沉积的几率过大，含al材料沉积过程中所沉积的al原子过多，会使所形成含al功函数层220中al平均含量过高，所述含al功函数层220的功函数值过低；通入含al前驱体的脉冲时间如果太短，al原子实现沉积的几率过小，含al材料沉积过程中所沉积的al原子过少，会使所形成含al功函数层220中al平均含量过低，所述含al功函数层220的功函数值过高。所述含al功函数层220功函数值过高或过低都无法实现对晶体管阈值电压的调节。本实施例中，通入含al前驱体的步骤中，通入含al前驱体的脉冲时间在8秒到25秒范围内。也就是说，进行多次含al材料沉积的步骤中，通入含al前驱体的脉冲时间最长不大于25秒；通入含al前驱体的脉冲时间最短不小于8秒。

此外，使沿所述栅介质层210指向所述开口200方向上，按原子数百分比，所述含al功函数层220中al原子含量减小，还可以进行多次含al材料沉积；进行多次含al材料沉积的步骤中，通入含al前驱体的流量逐次减小。

需要说明的是，通入含al前驱体的流量不宜过大也不宜过小。

通入含al前驱体的流量如果太大，al原子实现沉积的几率过大，含al材料沉积过程中所沉积的al原子过多，会使所形成含al功函数层220中al平均含量过高，所述含al功函数层220的功函数值过低；通入含al前驱体的流量如果太小，al原子实现沉积的几率过小，含al材料沉积过程中所沉积的al原子过少，会使所形成含al功函数层220中al平均含量过低，所述含al功函数层220的功函数值过高。所述含al功函数层220功函数值过高或过低都无法实现对晶体管阈值电压的调节。通入含al前驱体的步骤中，通入含al前驱体的流量在200sccm到600sccm范围内。也就是说，进行多次含al材料沉积的步骤中，通入含al前驱体的流量最大不大于600sccm；通入含al前驱体的流量最小不小于200sccm。

需要说明的是，每次进行含al材料沉积时，al原子实现沉积的几率与含al前驱体的密度以及脉冲时间均相关，因此通入含al前驱体的脉冲时间长度越长和通入含al前驱体的流量越大，al原子实现沉积的几率越大，含al材料沉积过程中所沉积的al原子越多。所以每次进行含al材料沉积时，通入含al前驱体的脉冲时间和通入含al前驱体的流量相互在合理范围内相互配合，从而使所形成含al功函数层220达到目标值，使所形成晶体管的阈值电压达到设计要求。

需要说明的是，在本发明其他实施例中，所述半导体结构也可以为pmos晶体管。由于含al材料为n型功函数材料，n型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。因此所述半导体结构为pmos晶体管时，所述形成方法还包括：在形成所述栅介质层之后，在形成含al功函数层之前，在所述栅介质层210上形成p型功函数层。所述含al功函数层用于对所述基底上其他区域所形成nmos晶体管的阈值电压进行调节。由于所述含al功函数层对pmos晶体管的阈值电压影响并不大，在形成所述含al功函数层减少掩膜的使用；并且形成所述含al功函数层之后，并不去除所述含al功函数层，以减少工艺步骤，降低工艺成本。

参考图7至图9，在所述含al功函数层220上形成金属层240，所述金属层240填充所述开口200(如图7所示)；所述金属层240、所述含al功函数层220以及所述栅介质层210用于形成栅极结构。

所述金属层240用作为电极，实现与外部电路的电连接。

本实施例中，所述金属层240的材料为w。本发明其他实施例中，所述金属层240的材料还可以为al、cu、ag、au、pt、ni或ti等。

需要说明的是，如图7所示，本实施例中，所述形成方法还包括：在形成所述含al功函数层220之后，在形成所述金属层240之前，在所述含al功函数层220上形成阻挡层230。

所述阻挡层230用于对所述含al功函数层220起到保护作用，防止后续工艺中的杂质离子扩散进入所述功函数层220，有利于降低功函数层220的功函数值，有利于降低所形成晶体管的阈值电压；所述阻挡层230还用于提高后续所形成金属层240的粘附性，有利于提高所形成栅极结构的可靠性。

本实施例中，所述阻挡层230的材料为tin，可以通过原子层沉积的方式进行形成。本发明其他实施例中，所述阻挡层的材料还可以为tisin，还可以通过化学气相沉积或物理气相沉积等膜层沉积方式形成。

所述阻挡层230的厚度不宜过大也不宜过小。

如果所述阻挡层230的厚度过小，则难以起到保护所述含al功函数层220的作用，不利于降低所形成晶体管的阈值电压，而且也不利于增强后续所形成金属层240的粘附性，不利于提高所形成晶体管的可靠性；如果所述阻挡层230的厚度过大，则会引起材料浪费、增加工艺难度的问题，而且会占据过大的开口200空间，造成形成所述阻挡层230后开口200深宽比的增大，不利于后续膜层的形成。本实施例中，所述阻挡层230的厚度在到范围内。

形成所述阻挡层230之后，参考图8，向所述开口200(如图7所示)内填充导电材料，形成金属材料层241，所述金属材料层241还位于所述介质层104上。具体的，形成所述金属材料层241的步骤包括，通过化学气相沉积、物理气相沉积、原子层沉积或电镀等方式填充导电材料。

结合参考图9，去除高于所述介质层104的金属材料层241(如图8所示)，以形成所述金属层240。

需要说明的是，如图8所示，所述阻挡层230、所述含al功函数层220以及所述栅介质层210依次位于所述介质层104上。所以去除高于所述介质层104的金属材料层241的步骤包括：通过化学机械研磨等平坦化工艺，去除所述介质层104上的栅介质层210、含al功函数层220、阻挡层230以及金属材料层241(如图8所示)，形成填充满所述开口200(如图7所示)的金属层240。

所述金属层240、所述含al功函数层220以及所述栅介质层210用于形成栅极结构。本实施例中，所述金属层240、所述含al功函数层220和所述栅介质层210以及所述阻挡层230用于形成所述栅极结构。

此外，所述半导体结构为鳍式场效应晶体管，所述基底包括衬底100和鳍部101。所以所述栅极结构横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面。

相应的，本发明还提供一种半导体结构。

参考图9，示出了本发明半导体结构一实施例的剖面结构示意图。

所述半导体结构包括：

基底；介质层104，位于所述基底上；栅极结构，包括位于所述介质层104内的金属层240、位于所述介质层104和所述金属层240之间以及所述金属层240和所述基底之间的含al功函数层220和栅介质层210，所述含al功函数层220位于所述金属层240和所述栅介质层210之间，且沿栅介质层210指向金属层240的方向上，按原子数百分比，所述含al功函数层220中al原子含量减小。

所述基底用于提供工艺操作基础。

本实施例中，所述半导体结构为鳍式场效应晶体管，所以所述基底包括衬底100以及位于所述衬底100上分立的鳍部101。本发明其他实施例中，所述半导体结构也可以是平面晶体管，所述基底为平面基底。

所述衬底100用于提供工艺操作平台。

本实施例中，所述衬底100的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者iii－v族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。

所述鳍部101用于提供所述鳍式场效应晶体管的沟道。

本实施例中，所述鳍部101的材料与所述衬底100的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同，可以选自锗、锗硅、碳硅或砷化镓等适宜于形成鳍部的材料。

所述半导体结构还包括：位于所述鳍部101露出衬底100上的隔离层(图中未标示)，所述隔离层顶部低于所述鳍部101的顶部且覆盖所述鳍部101侧壁的部分表面。

所述隔离层用于实现相邻鳍部101之间以及相邻半导体结构之间的电隔离。本实施例中，所述隔离层的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅等材料。

所述介质层104用于实现相邻半导体结构之间的电隔离，也用于定义后续所述栅极结构的尺寸和位置。

本实施例中，所述介质层104的材料为氧化硅。本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。

具体的，所述基底包括衬底100以及位于所述衬底100上的鳍部101，相邻鳍部101之间还具有隔离层。所以所述介质层104位于所述衬底100、所述鳍部101以及所述隔离层上。

所述栅极结构用于控制所述晶体管沟道的导通和截断。

本实施例中，所述晶体管为鳍式场效应晶体管，所以所述栅极结构横跨所述鳍部101且位于所述鳍部101部分顶部和部分侧壁上。

所述栅极结构包括：栅介质层210、含al功函数层220和金属层240。

所述栅介质层210用于实现所述栅极结构与基底内沟道之间的电隔离。所述栅介质层210位于所述金属层240底部和所述基底之间，以及所述金属层210侧壁和所述介质层104之间。

具体的，所述栅介质层210的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层210的材料为hfo2。本发明其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro、或al2o3等。

本实施例中，所述半导体结构为鳍式场效应晶体管，所以所述栅介质层210横跨所述鳍部101且位于所述鳍部101部分顶部和部分侧壁上。

需要说明的是，所述半导体结构还包括：位于所述栅介质层210和所述鳍部101之间的界面层(图中未标示)。所述界面层为所述栅介质层210的形成提供良好的界面基础，以改善所述栅介质层210的质量，提高所述栅介质层210和所述鳍部101之间的界面性能；此外，所述界面层还用于与所述栅介质层210构成叠层结构，以实现所述栅极结构与基底内沟道之间的电隔离。

本实施例中，所述界面层的材料为氧化硅。本发明其他实施例中，所述界面层的材料还可以为碳氮氧化硅等其他材料。

所述含al功函数层220用于调节所述半导体结构中晶体管的阈值电压。本实施例中，所述半导体结构为nmos晶体管，所以所述含al功函数层220用于调节所述nmos晶体管的阈值电压。

所述含al功函数层220位于所述金属层240底部和所述基底之间。此外所述含al功函数层220还位于所述金属层210侧壁和所述介质层104之间。

所以，形成所述含al功函数层220的初期，所述含al功函数层220的厚度较小，所述含al功函数层220的沉积难度较小，al原子的沉积负载效应较弱，所以形成al原子含量较高的所述含al功函数层220工艺难度较小；随着所述含al功函数层220的形成，所述含al功函数层220的沉积难度增大，al原子的沉积负载效应增强，但是所形成含al功函数层220中al原子含量也随之减小，所以形成所述含al功函数层220工艺难度也随之减小。所以沿栅介质层210指向金属层240的方向上，按原子数百分比，所述含al功函数层220中al原子含量减小的做法，有利于减小形成所述含al功函数层220的工艺难度，有利于改善晶体管的阈值电压翻转问题，提高所形成半导体结构的性能。

沿栅介质层210指向金属层240的方向上，按原子数百分比，所述含al功函数层220中al原子含量不宜过高也不宜过低。

所述含al功函数层220中al原子含量如果过高，则会使所述含al功函数层220的功函数值过低；所述含al功函数层220中al原子含量如果过低，则会使所述含al功函数层220的功函数值过高。所述含al功函数层220功函数值过高或过低都无法实现对晶体管阈值电压的调节。本实施例中，沿栅介质层指向金属层的方向上，按原子数百分比，所述含al功函数层中al原子含量的范围在40％到75％内。也就是说，按原子数百分比，所述含al功函数层220中，al原子含量最多不得高于75％；所述含al功函数层220中，al原子含量最少不得低于40％。

此外，所述半导体结构为nmos晶体管，所述含al功函数层220用于调节所述nmos晶体管的阈值电压。为了使所述al功函数层220能够较好的实现对所述nmos晶体管的阈值电压实现调节，所述含al功函数层220中al原子平均含量也不宜过高或过低。

所述含al功函数层220中al平均含量如果过高，则也会使所述含al功函数层220的功函数值过低；所述含al功函数层220中al平均含量如果过低，则同样会使所述含al功函数层220的功函数值过高。所述含al功函数层220功函数值过高或过低都无法实现对晶体管阈值电压的调节。按原子数百分比，所述含al功函数层220中al原子的平均含量在60％到70％范围内。

本实施例中，所述含al功函数层220的材料为tial或taal。本发明其他实施例中，所述含al功函数层的材料还可以选自tialc、taaln、tialn和aln中的一种或多种。所以所述含al功函数层220中，al原子数与ti原子数的比值在0.7到2.5范围内；或者，al原子数与ta原子数的比值在0.7到2.5范围内。

此外，功函数层的厚度也会影响所述功函数层的功函数值，所以所述含al功函数层220的厚度不宜太大也不宜太小。

所述含al功函数层220的厚度过大，则会使所述含al功函数层220的功函数值过低；所述含al功函数层220的厚度过小，则会使所述含al功函数层220的功函数值过高。所述含al功函数层220功函数值过高或过低都无法实现对晶体管阈值电压的调节。本实施例中，所述含al功函数层220的厚度在到范围内。

需要说明的是，在本发明其他实施例中，所述半导体结构也可以为pmos晶体管。由于含al材料为n型功函数材料，n型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。因此所述半导体结构为pmos晶体管时，所述半导体结构还包括：位于所述含al功函数层和所述金属层之间的p型功函数层。所述含al功函数层用于对所述基底上其他区域的nmos晶体管的阈值电压进行调节。由于所述含al功函数层对pmos晶体管的阈值电压影响并不大，在形成所述含al功函数层减少掩膜的使用；并且形成所述含al功函数层之后，并不去除所述含al功函数层，以减少工艺步骤，降低工艺成本。

所述金属层240用作为电极，实现与外部电路的电连接。

本实施例中，所述金属层240的材料为w。本发明其他实施例中，所述金属层240的材料还可以为al、cu、ag、au、pt、ni或ti等。

需要说明的是，本实施例中，所述半导体结构还包括：位于所述含al功函数层220和所述金属层240之间的阻挡层230。

所述阻挡层230用于对所述含al功函数层220起到保护作用，防止所述杂质离子扩散进入所述功函数层220，有利于降低功函数层220的功函数值，有利于降低所述晶体管的阈值电压；所述阻挡层230还用于提高所述金属层240的粘附性，有利于提高所述栅极结构的可靠性。

本实施例中，所述阻挡层230的材料为tin，。本发明其他实施例中，所述阻挡层的材料还可以为tisin。

所述阻挡层230的厚度不宜过大也不宜过小。

如果所述阻挡层230的厚度过小，则难以起到保护所述含al功函数层220的作用，不利于降低所述晶体管的阈值电压，而且也不利于增强所述金属层240的粘附性，不利于提高所述晶体管的可靠性；如果所述阻挡层230的厚度过大，则会引起材料浪费、增加工艺难度的问题。本实施例中，所述阻挡层230的厚度在到范围内。

所述金属层240、所述含al功函数层220以及所述栅介质层210用于形成栅极结构。本实施例中，所述金属层240、所述含al功函数层220和所述栅介质层210以及所述阻挡层230用于形成所述栅极结构。

此外，所述半导体结构为鳍式场效应晶体管，所述基底包括衬底100和鳍部101。所以所述栅极结构横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面。

需要说明的是，所述半导体结构还包括位于栅极结构两侧基底内的源漏掺杂区103。

所述源漏掺杂区103用于形成所述半导体结构中晶体管的源区或漏区。所述半导体结构为鳍式场效应晶体管，因此所述源漏掺杂区103位于所述栅极结构两侧的鳍部101内。所以所述介质层104还覆盖所述源漏掺杂区103。

本实施例中，所述半导体结构为nmos晶体管，所以所述源漏掺杂区103的掺杂离子为n型离子，例如p、as或sb。本发明其他实施例中，所述半导体结构也可以为pmos晶体管，所以所述源漏掺杂区的掺杂离子为p型离子，例如b、ga或in。

综上，本发明技术方案在开口底部和侧壁上形成栅介质层之后，形成含al功函数层，沿所述栅介质层指向所述开口的方向上，所述al功函数层中al原子含量减小。所述含al功函数层不仅位于所述开口底部还位于所述开口的侧壁上，因此形成所述含al功函数层的初期，所述开口侧壁上所形成含al功函数层的厚度较小，所述开口的开口尺寸较大，al原子的沉积负载效应较弱，al原子的沉积能力较强；随着所述开口侧壁上所形成含al功函数层的厚度的增加，所述开口的开口尺寸随之减小，al原子的沉积负载效应增强，al原子的沉积能力变差；由于沿所述栅介质层指向所述开口的方向上，所述al功函数层中al原子含量减小，所以在所述开口的开口尺寸较大时所述al功函数层中al原子含量较大，在所述开口的开口尺寸减小较小时所述al功函数层中al原子含量较小，从而使所形成含al功函数层的平均al原子含量达到设计需要的目标值，有利于降低形成所述含al功函数层的工艺难度，有利于改善晶体管的阈值电压翻转问题，有利于提高所形成半导体结构的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。