半导体结构及其形成方法与流程
本发明的实施例涉及半导体领域，更具体地涉及半导体结构及其形成方法。
背景技术：
半导体用于集成电路中以用于包括收音机、电视、手机和个人计算机器件的电子应用。一种已知类型的半导体器件为半导体储存器件，诸如动态随机存取存储器(dram)或闪速存储器，两者都使用电荷来储存信息。
半导体存储器件中较新的发展涉及自旋电子(spinelectronics)，其结合了半导体技术以及磁材料和器件。电子的自旋极化(spinpolarization)而不是电子的电荷用于指示状态“1”或“0”。一种这样的自旋电子器件为自旋扭矩传递(spintorquetransfer，sti)磁性隧道结(magnetictunnelingjunction，mtj)器件。
mtj器件包括自由层、隧道层和钉扎层(pinnedlayer)。可以通过应用穿过隧道层的电流来反转自由层的磁化方向，这使得自由层内注入的极化电子在自由层的磁化上施加所谓的自旋扭矩。钉扎层具有固定的磁化方向。当电流在从自由层至钉扎层的方向上流动时，电子在相反方向上流动，即，从钉扎层至自由层。在穿过钉扎层之后，电子被极化为钉扎层的相同的磁化方向，穿过隧道层流动、以及然后进入并且在自由层中累积。最终，自由层的磁化与钉扎层的磁化平行，并且mtj器件将处于低电阻状态。由电流导致的电子注入称为主注入(majorinjection)。
当施加从钉扎层至自由层流动的电流时，电子在从自由层至钉扎层的方向上流动。具有与钉扎层的磁化方向相同的极化的电子能够穿过隧道层流动并且进入钉扎层。相反地，具有与钉扎层的磁化不同的极化的电子将被钉扎层反射(阻挡)并且将累积在自由层中。最终，自由层的磁化变得与钉扎层的磁化反向平行，并且mtj器件将处于高电阻状态。由电流导致的相应的电子注入称为副注入(minorinjection)。
技术实现要素：
本发明的实施例提供了一种半导体结构，包括：逻辑区域；存储区域，邻近所述逻辑区域，所述存储区域包括：第n金属层的第一第n金属线；磁性隧道结，位于第一第n金属线上方；以及第(n+1)金属层的第一第(n+1)金属通孔，所述第一第(n+1)金属通孔设置在所述磁性隧道结上方，其中，n为大于或等于1的整数。
本发明的实施例还提供了一种半导体结构，包括：磁性随机存取存储器单元，包括：第n金属层的第一第n金属线；磁性隧道结，位于所述第一第n金属线上方；以及第(n+m)金属层的第一第(n+m)金属通孔，所述第一第(n+m)金属通孔设置在所述磁性隧道结上方，其中，n为大于或等于1的整数，并且m为大于或等于1的整数。
本发明的实施例还提供了一种制造半导体结构的方法，所述方法包括：在存储区域中形成第一第n金属线，并且在逻辑区域中形成第二第n金属线；在所述存储区域中形成磁性隧道结；以及在所述磁性隧道结上直接形成第一第(n+m)金属通孔，其中，n为大于或等于1的整数，并且m为大于或等于1的整数。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的一些实施例的半导体结构的截面图。
图2是根据本发明的一些实施例的半导体结构的截面图。
图3至图22是根据本发明的一些实施例的在各个阶段中制造的半导体结构的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
尽管提出本发明宽泛范围的数值范围和参数设定是近似值，在特定实例中的数值设定被尽可能精确地报告。任何数值，然而，固有地包含某些必然误差，该误差由各自的测试测量结果中发现的标准偏差产生。同样，正如此处使用的术语“约”一般指在给定值或范围的10％、5％、1％或0.5％内。或者，术语“约”意思是在本领域普通的技术人员可以考虑到的可接受的平均标准误差内。除了在操作/工作的实例中，或除非另有明确规定，所有的数值范围、总额、值和百分比，例如用于材料数量、持续时间、温度、操作条件、数额以及本发明此处公开的其他型似物，应该被理解为在所有情况下被术语“约”修改。因此，除非有相反规定，本发明和所附权利要求所记载的数值参数设定是可以根据要求改变的近似值。至少，每个数值参数应该至少被解释为根据被报告的有效数字的数目，并应用普通的四舍五入技术。此处范围可以表示为从一个端点到另一个端点或在两个端点之间。此处公开的所有范围包括端点，除非另有说明。
不断发展cmos结构中的嵌入式mram单元。具有嵌入式mram单元的半导体电路包括mram单元区域和与mram单元区域分离的逻辑区域。例如，mram单元区域可以位于前述半导体电路的中心处，而逻辑区域可以位于半导体电路的外围处。请注意，先前所述不意欲限制。关于mram单元区域和逻辑区域的其他布置包括在本发明所涉及的范围内。
在mram单元区域中，晶体管结构可以设置在mram结构下方。在一些实施例中，mram单元嵌入在金属化层中，其中在后段制程(beol)操作中准备该金属化层。例如，mram单元区域和逻辑区域中的晶体管结构设置在共用的半导体衬底中，其中，在前段制程操作中准备该半导体衬底，并且在一些实施例中，前述两个区域中的晶体管基本相同。通常，mram单元嵌入在邻近的金属线层之间，并且与半导体衬底的表面水平平行地分布该金属线层。例如，嵌入式mram可以位于mram单元区域中的第四金属层和第五金属线层之间。水平偏移至逻辑区域，第四金属线层通过第四金属通孔连接至第五金属线层。换句话说，考虑mram单元区域和逻辑区域，嵌入式mram占据至少第四金属通孔的厚度。本文对于金属线层所提供的数量是非限制性的。通常，本领域普通技术人员可以理解，mram位于第n金属线层和第(n+1)金属线层之间，其中，n为大于或等于1的整数。
嵌入式mram包括由铁磁材料组成的磁性隧道结(mtj)。底部电极和顶部电极电耦合至mtj以用于信号/偏压(bias)传输。以下为先前提供的实例，底部电极还连接至第n金属线层，而顶部电极还连接至第(n+1)金属线层。
随着cmos技术节点向下发展，在技术节点n16和以上中，后段制程(beol)中的金属间电介质(imd)的厚度不断缩小并且显著变薄。然而，由于处理障碍，所以mtj的厚度不可能相应地减少，使得嵌入式mram不在适合于传统的嵌入式方案。例如，mtj堆叠件(包括上部电极、下部电极和夹置在两者之间的mtj层)的平均厚度为大约
本发明提供集成mtj与cmos技术节点n16及以上的嵌入式mram。mtj可以集成在第n金属线和第(n+m)金属通孔之间，其中，n为大于或等于1的整数，并且m为大于或等于1的整数。例如，具有嵌入式mram的cmos的存储区域中的mtj可以横向对应于逻辑区域中的第三金属线和第四金属通孔。又例如，具有嵌入式mram的cmos的存储区域中的mtj可以横向对应于逻辑区域中的第一金属线和第三金属通孔。
参考图1，图1是根据本发明一些实施例的半导体结构10的截面图。半导体结构10可以是包括mram单元区域100a和逻辑区域100b的半导体电路。mram单元区域100a和逻辑区域100b中的每一个都具有位于半导体衬底100中的晶体管结构101。在一些实施例中，mram单元区域100a和逻辑区域100b中的晶体管结构101基本相同。在一些实施例中，例如，半导体衬底100可以是但不限于硅衬底。在实施例中，衬底100是半导体衬底，诸如硅衬底，但是它可以包括其他半导体材料，诸如硅锗、碳化硅、砷化镓等。在本实施例中，半导体衬底100是包括硅的p型半导体衬底(p-衬底)或n型半导体衬底(n-衬底)。可选地，衬底100包括：另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp、和/或gainasp；或其组合。在又一可选实施例中，半导体衬底100是绝缘体上半导体(soi)。在其他可选实施例中，半导体衬底100可以包括掺杂的外延层、梯度半导体层、和/或位于另一不同类型的半导体层上面的半导体层，如硅锗层上的硅层。半导体衬底100可以或者可以不包括掺杂区，诸如p阱、n阱、或它们的组合。
半导体衬底100还包括诸如至少部分地位于半导体衬底100中的源极103和漏极105的重掺杂区域。栅极107位于半导体衬底100的顶面上方并且介于源极103和漏极107之间。接触插塞108形成在层间电介质(ild)109中，并可电以电耦合至晶体管结构101。在一些实施例中，ild109形成在半导体衬底100上。可以通过用于形成这样的层的各种技术来形成ild109，如，化学汽相沉积(cvd)、低压cvd(lpcvd)、等离子体增强的cvd(pecvd)、溅射或物理汽相沉积(pvd)、热生长等。半导体衬底100上面的ild109可以由各种介电材料形成，并且例如，可以为氧化物(如，ge氧化物)、氮氧化物(如，gap氮氧化物)、二氧化硅(sio2)、含氮氧化物(如，含氮sio2)、掺杂氮的氧化物(如，注入n2的sio2)、氮氧化硅(sixoynz)等。
图1示出了半导体衬底100中的具有掺杂区域的平面晶体管。然而，本发明不局限于此。注入finfet结构的任何非平面晶体管都可以具有突起的掺杂区域。
在一些实施例中，提供浅沟槽隔离(sti)111以限定并且电隔离邻近的晶体管。多个sti111形成在半导体衬底100中。可以提供由合适的介电材料形成的sti111以使晶体管与诸如其他晶体管的相邻的半导体器件电隔离。例如，sti111可以包括氧化物(如，ge氧化物)、氮氧化物(如，gap氮氧化物)、二氧化硅(sio2)、含氮氧化物(如，含氮sio2)、掺杂氮的氧化物(如，注入n2的sio2)、氮氧化硅(sixoynz)等。sti111还可以由诸如氧化钛(tixoy，如tio2)、氧化钽(taxoy，如ta2o5)、钛酸锶钡(bst，batio3/srtio3)等的任何合适的“高介电常数”或“高k”材料形成，其中，k约大于或等于8。可选地，sti111还可以由任何合适的“低介电常数”或“低k”介电材料形成，其中，k约小于或等于4。
参考图1，金属化结构101'设置在晶体管结构101上面。因为，第n金属层121的第n金属线121a'不是位于晶体管结构101上方的第一金属层，所以以点表示省略的部分金属化结构101'。在mram单元区域100a中，mtj结构130设置在第n金属层121的第n金属线121a'与第(n+1)金属层123的第(n+1)金属通孔124a之间，而在逻辑区域100b中，第n金属线层121b'通过第n金属层121的第n金属通孔122和第(n+1)金属层123的第(n+1)金属线123'连接至第(n+1)金属通孔124b。在一些实施例中，利用诸如铜、金或其他合适的金属或合金的导电材料填充金属线和金属通孔，以形成多个导电通孔。不同金属层中的金属线和金属通孔形成由基本为纯铜(例如，铜的重量百分比大于约90％，或大于约95％)或铜合金组成的互连结构，并且可以使用单和/或双镶嵌工艺形成。金属线和金属通孔可以，或者可以不，基本上不含铝。互连结构包括多个金属层，即m1、m2、...mn。在整个说明书中，术语“金属层”是指在同一层中金属线的集合。金属层m1至mn形成在金属间电介质(imd)127中，其可以由诸如未掺杂的硅酸盐玻璃(usg)、氟化硅酸盐玻璃(fsg)、低k介电材料等的氧化物形成。低k介电材料的k值可以低于3.8，但是imd127的介电材料也可接近3.8。在一些实施例中，低k介电材料的k值低于约3.0，并可以低于约2.5。第n金属通孔122和第(n+1)金属线123'可以通过各种技术来形成，如，电镀、无电镀、高密度离子化金属等离子体(imp)沉积、高密度电感耦合等离子体(icp)沉积、溅射、物理汽相沉积(pvd)、化学汽相沉积(cvd)、低压化学汽相沉积(lpcvd)、等离子体增强的化学汽相沉积(pecvd)等。
参考半导体结构10的mram单元区域100a，mtj结构130至少包括底部电极131、顶部电极133和mtj135。在一些实施例中，底部电极131具有位于包括sic141和正硅酸乙酯(teos)142的复合层中的梯形凹槽。可选地，可以用富含硅的氧化物(sro)来替换teos142或与该teos组合。在一些实施例中，底部电极131可以包括金属氮化物。在一些实施例中，顶部电极133可以包括金属氮化物。构成底部电极131和顶部电极133的材料可以相同或可以不同。在一些实施例中，底部电极可以包括一种以上材料并且形成材料堆叠件。在一些实施例中，底部电极包括tin、tan、w、al、ni、co、cu或它们的组合。如图1所示，底部电极131电耦合至第一第n金属线121a'。
与mram单元区域100a和逻辑区域100b相比，mtj结构130的厚度基本等于第n金属通孔122的厚度t2和第(n+1)金属线123'的厚度t1的和。在一些实施例中，t1和t2的和基本在从大约
在一些实施例中，如图1的mram单元区域100a中所示，第(n+1)金属通孔124a和124b除了被imd127围绕外还被sic141部分地围绕，而逻辑区域100b中的第(n+1)金属线123'仅被imd127围绕。如图1所示，mtj135的侧壁被诸如氮化物层的保护层128保护。在一些实施例中，保护层128包括氮化硅。在一些实施例中，介电层129可以设置在保护层128上方。在一些实施例中，teos层143可以设置在sic141上方，围绕第(n+1)金属通孔124a和124b。
在一些实施例中，mtj结构130的底部电极131与掺杂区域电耦合。在一些实施例中，掺杂区域为漏极105或源极103。在其他的实施例中，mtj结构130的底部电极131与栅极107电耦合。在一些实施例中，半导体结构10的栅极107可以为多晶硅栅极或金属栅极。
参考图2，图2是根据本发明一些实施例的半导体结构20的截面图。图2中的相同的参考标号是指与图1中示出的相同的元件或其等同物，并且为了简明不在重复。半导体结构20与半导体结构10之间的不同之处在于，mtj结构130嵌入在第n金属线121a'与第(n+m)金属通孔126a之间，其中，n为大于或等于1的整数，m等于2。与mram单元区域100a和逻辑区域100b相比，mtj结构130的厚度基本等于第n金属通孔122的厚度t6、第(n+1)金属线123'的厚度t5、第(n+1)金属通孔124的厚度t4和第(n+2)金属线125'的厚度t3的和。在一些实施例中，t3、t4、t5和t6的和基本在从大约
图3至图22是根据本发明的一些实施例的在各个阶段中制造的cmos-mems结构的截面图。在图3中，提供了具有预定的mram单元区域100a和逻辑区域100b的半导体结构。在一些实施例中，晶体管结构预先形成在半导体衬底(未在图3中示出)中。集成电路器件可以经受进一步的cmos或mos技术加工以形成本领域已知的各种部件。例如，也可以形成诸如硅化物区域的一个或多个接触插塞。接触部件可以耦合至源极和漏极。接触部件包括硅化物材料，诸如硅化镍(nisi)、硅化镍铂(niptsi)、硅化镍铂锗(niptgesi)、硅化镍锗(nigesi)、硅化镱(ybsi)、硅化铂(ptsi)、硅化铱(irsi)、硅化铒(ersi)、硅化钴(cosi)、其他合适的导电材料、和/或它们的组合。在一个实例中，通过自对准多晶硅化物(salicide)(自对准硅化物)工艺形成接触部件。
在mram单元区域100a中的晶体管结构上方的介电层127中图案化第一第n金属线121a'。在逻辑区域100b中的晶体管结构上方的介电层127中图案化第二第n金属线121b'。通过单图案化操作同时形成第一和第二第n金属线121a'和121b'(统称为“第n金属线”)。在一些实施例中，可以由电镀操作利用沉积在图案化的介电层127上方的铜晶种层来形成第n金属线。在其他的实施例中，第n金属线可以通过各种技术来形成，如，无电镀、高密度离子化金属等离子体(imp)沉积、高密度电感耦合等离子体(icp)沉积、溅射、物理汽相沉积(pvd)、化学汽相沉积(cvd)、低压化学汽相沉积(lpcvd)、等离子体增强的化学汽相沉积(pecvd)等。执行平坦化操作以暴露第n金属线的顶面和介电层127的顶面。
在图4中，在mram单元区域100a和逻辑区域100b两者中，阻挡层140以包括sic层141和teos/sro层142的堆叠层的形式毯式沉积在第n金属线的顶面和介电层127的顶面上方。可以通过各种技术来形成阻挡层140，如，化学汽相沉积(cvd)、低压cvd(lpcvd)、等离子体增强的cvd(pecvd)、溅射或物理汽相沉积(pvd)、热生长等。在图5中，在堆叠层上方图案化光刻胶层(未示出)以暴露mtj结构的底部电极区域。如图5所示，底部电极导通孔(viahole)131'通过合适的干蚀刻操作形成在阻挡层140中。在一些实施例中，本操作中的干蚀刻包括采用含氟气体的反应离子蚀刻(rie)。在一些实施例中，本干蚀刻操作可以是任何合适的电介质蚀刻，以在传统cmos技术的金属化结构中的形成通孔沟槽。参考图5中示出的逻辑区域100b，阻挡层140被光刻胶层(未示出)保护，从而与mram单元区域100a中的相同部分相反，未暴露第二第n金属线121b'的顶面。
在图6中，扩散阻挡层161毯式加衬于mram单元区域100a中的底部电极导通孔131'上方和逻辑区域100b中的阻挡层140上方。随后，进行底部电极材料131a的第一沉积以设置在扩散阻挡层161和阻挡层140上方。第一沉积的底部电极材料131a可以通过各种技术来形成，如，高密度离子化金属等离子体(imp)沉积、高密度电感耦合等离子体(icp)沉积、溅射、物理汽相沉积(pvd)、化学汽相沉积(cvd)、低压化学汽相沉积(lpcvd)、等离子体增强的化学汽相沉积(pecvd)等。然后，如图7所示，回蚀刻第一沉积的底部电极材料131a以与阻挡层140的顶面齐平。在图8中，底部电极材料131b的第二沉积毯式形成在第一沉积的底部电极材料131a和阻挡层140上方。第二沉积的底部电极材料131b可以通过各种技术来形成，如，高密度离子化金属等离子体(imp)沉积、高密度电感耦合等离子体(icp)沉积、溅射、物理汽相沉积(pvd)、化学汽相沉积(cvd)、低压化学汽相沉积(lpcvd)、等离子体增强的化学汽相沉积(pecvd)等。然后，如图9所示，减薄第二沉积的底部电极材料131b至预定的厚度。在一些实施例中，回蚀刻操作包括光刻操作。在一些实施例中，扩散阻挡层161可以由例如tan的氮化物材料组成。第一沉积的底部电极材料131a和第二沉积的底部电极材料131b可以由诸如tan、tin或它们的组合的金属氮化物组成。
图10示出了mtj结构的顶部电极形成。在图10中，mtj135以多材料堆叠件的形式沉积在底部电极131b上方。在一些实施例中，mtj135具有从大约
参考图11，暴露期望的mtj图案的掩模层(未示出)形成在顶部电极133上方，以用于接下来的mtj结构的形成。在mram单元区域中加工期望的mtj图案的掩模层可以具有多层结构，例如，包括氧化物层、先进的图案化膜(advancedpatterningfilm，apf)层和氧化物层。氧化物层、apf层和氧化物层中的每一个都可以通过各种技术来形成，如，高密度离子化金属等离子体(imp)沉积、高密度电感耦合等离子体(icp)沉积、溅射、物理汽相沉积(pvd)、化学汽相沉积(cvd)、低压化学汽相沉积(lpcvd)、等离子体增强的化学汽相沉积(pecvd)等。在一些实施例中，掩模层配置为图案化mtj135、顶部电极133和第二沉积的底部电极131b。例如，根据期望的mtj直径来确定掩蔽区域的宽度。在一些实施例中，通过rie来形成mtj135和顶部电极133以从截面图中看具有梯形形状。
在图12中，保护层128共形形成在mtj135和顶部电极133上方。在一些实施例中，保护层128具有从大约
在图14至图16中，如图14所示，通过回蚀刻操作，从逻辑区域100b去除阻挡层140的上部、保护层128和介电层129。因此，mram单元区域100a比逻辑区域100b高。在图15中，形成介电层-低k介电层组合180以共形覆盖mram单元区域100a和逻辑区域100b。在图15中可以观察到阶梯差(stepdifference)181，因此，执行图16中所示的回蚀刻操作，以获得基本平坦的顶面，从而用于随后在逻辑区域100b中形成沟槽。通常，在mram单元区域100a和逻辑区域100b两者中进行金属沟槽形成，从而使得，例如第n金属通孔沟槽形成在逻辑区域100b的介电层127中，并且第(n+1)金属线沟槽形成在逻辑区域100b和mram单元区域100a的介电层127中。然而，在本发明中，如在图17中所讨论的，第n金属通孔沟槽和第(n+1)金属线沟槽两者仅形成在逻辑区域100b中。请注意，在前述回蚀刻操作之后，介电层-低k介电层组合180的介电层183实际上仍在逻辑区域100b中。故意保持介电层183以作为对于随后沟槽形成的保护层。介电层183可以在光刻胶剥离操作期间防止酸性溶液损坏低k介电层127。
在图17中，在平坦化的电介质表面上方图案化光刻胶(未示出)以形成用于金属线和金属通孔的沟槽。例如，在mram单元区域100a中，没有金属沟槽形成在mtj结构130上方，并且因此，未暴露mtj结构130的顶部电极133的顶面。在逻辑区域100b中，第n金属通孔沟槽和第(n+1)金属线沟槽(组合为123b)形成在第二第n金属线121b'上方，暴露第二第n金属线121b'的顶面。尽管未在图17中示出，但是本发明的其他实施例可以包括在逻辑区域100b中形成第n金属通孔沟槽、第(n+1)金属线沟槽、第(n+1)金属通孔沟槽和第(n+2)金属线沟槽。前述金属沟槽形成可以涉及两个连续的镶嵌工艺，由于cmos制造领域已知镶嵌工艺，所以本文不再描述。取决于技术节点，邻近的金属线层之间的间隔高度不同。例如，在技术节点n16中，第三金属线层和第四金属线层之间的间隔高度约为
利用更先进的技术节点，例如，n10或以上，第n金属线和第(n+1)金属通孔之间的间隔高度不足以容纳具有本文先前描述的堆叠高度的mtj结构130。作为本发明所涉及的范围，mtj结构130可以嵌入在第n金属线与第(n+m)金属通孔之间，其中，n为等于或大于1的整数，m为等于或大于2的整数。该结构相关的实施例可以参考本发明的图2。在图2中，mtj结构130嵌入在第n金属线与第(n+2)金属通孔之间。
在图18和图19中，例如，通过传统的双镶嵌操作，导电金属填充金属线沟槽/金属通孔沟槽(之后为“通孔”)。通过电镀操作，利用导电材料填充图案化的沟槽，并且使用化学机械抛光(cmp)操作、蚀刻操作或它们的组合从表面去除导电材料的多余部分。下文提供电镀沟槽的细节。第n金属通孔122和第(n+m)金属线123'可以由w形成，并且更优选地由铜(cu)形成，包括alcu(统称为cu)。在一个实施例中，使用本领域技术人员熟悉的镶嵌操作形成第(n+m)金属线123'。首先，穿过低k介电层蚀刻沟槽。可以通过诸如电感耦合等离子体(icp)蚀刻的等离子体蚀刻操作来执行该工艺。然后，介电衬里(未示出)可以沉积在沟槽侧壁上。在实施例中，衬里材料可以包括氧化硅(siox)或氮化硅(sinx)，并且可以通过诸如物理汽相沉积(pvd)或包括等离子体增强的化学汽相沉积(pecvd)的化学汽相沉积(cvd)的等离子体沉积工艺来形成。接下来，将cu晶种层镀敷在沟槽中。请注意，cu晶种层可以镀敷在顶部电极133的顶面上方。然后，将铜层沉积在沟槽中，之后平坦化铜层，诸如通过化学机械抛光(cmp)，向下至低k介电层的顶面。暴露的铜表面与介电层可以共面。
如图19所示，在去除导电金属的过多部分的平坦化操作之后，形成逻辑区域100b中的第(n+m)金属线123'以及逻辑区域100b中的第n金属通孔122。请注意，在本操作中，由于mtj结构130至少占据逻辑区域100b中的第n金属通孔122和第(n+m)金属线123'的垂直空间，所以没有金属线形成在mtj结构130的顶部电极133上方。在图20中，随后，阻挡层141形成在mram单元区域100a和逻辑区域100b上方。请注意，在mram单元区域100a中，在当前操作下，阻挡层141与mtj结构130的顶部电极133的顶面接触。另一方面，在逻辑区域中，阻挡层141形成在第(n+m)金属线123'的顶面上方。从图20中可以看出，顶部电极133的顶面与第(n+m)金属线123'的顶面共面。
在图21中，在mram单元区域100a和逻辑区域100b两者中，在低k介电层127中形成第(n+m)金属导通孔以及第(n+m+1)金属线沟槽(在mram单元区域100a中组合为125a并且在逻辑区域100b中组合为100b)。请注意，第(n+m)金属导通孔穿过低k介电层127和其下方的阻挡层141、142，暴露顶部电极133的顶面和第(n+m)金属线123'的顶面。在图22中，如先前所述，第(n+m)金属导通孔以及第(n+m+1)金属线沟槽填充有导电材料。在一些实施例中，在形成第(n+m)金属线123'之后，mram单元区域100a和逻辑区域100b两者中的制造操作基本相同。
后续处理可进一步包括在衬底上方形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，各种接触件/通孔/线和多层互连部件配置为连接集成电路器件的各个部件或结构。附加的部件可以提供至包括形成的金属栅极结构的器件的电互连。例如，多层互连件包括诸如传统的通孔或接触件的垂直互连件，和诸如金属线的水平互连件。各个互连部件可以实施为各种导电材料，包括铜，钨，和/或硅化物。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。
本发明的一些实施例提供了一种半导体结构，包括逻辑区域和邻近逻辑区域的存储区域。存储区域包括第n金属层的第一第n金属线、位于第一第n金属线上方的磁性隧道结(mtj)和第(n+1)金属层的第一第(n+1)金属通孔，第一第(n+1)金属通孔设置在mtj层上方。n为大于或等于1的整数。
本发明的一些实施例提供了一种半导体结构，包括磁性随机存取存储器(mram)单元。mram单元包括第n金属层的第一第n金属线、位于第一第n金属线上方的磁性隧道结(mtj)和第(n+m)金属层的第一第(n+m)金属通孔，第一第(n+m)金属通孔设置在mtj层上方。n为大于或等于1的整数，并且m为大于或等于1的整数。
本发明的一些实施例提供了一种用于制造半导体结构的方法。方法包括：(1)在存储区域中形成第一第n金属线并且在逻辑区域中形成第二第n金属线，(2)在存储区域中形成磁性隧道结(mtj)，以及(3)在mtj上直接形成第一(n+m)金属通孔。n为大于或等于1的整数，并且m为大于或等于1的整数。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
本发明的实施例提供了一种半导体结构，包括：逻辑区域；存储区域，邻近所述逻辑区域，所述存储区域包括：第n金属层的第一第n金属线；磁性隧道结，位于第一第n金属线上方；以及第(n+1)金属层的第一第(n+1)金属通孔，所述第一第(n+1)金属通孔设置在所述磁性隧道结上方，其中，n为大于或等于1的整数。
根据本发明的一个实施例，其中，所述逻辑区域包括：所述第n金属层的第二第n金属线；所述第n金属层的第一第n金属通孔，所述第一第n金属通孔设置在所述第二第n金属线上方；所述第(n+1)金属层的第一第(n+1)金属线，所述第一第(n+1)金属线设置在所述第一第n金属通孔上方；以及所述第(n+1)金属层的第二第(n+1)金属通孔，所述第二第(n+1)金属通孔设置在所述第一第(n+1)金属线上方。
根据本发明的一个实施例，其中，所述逻辑区域中的所述第一第n金属通孔的厚度和所述第一第(n+1)金属线的厚度的和与所述存储区域中的所述磁性隧道结的厚度相同。
根据本发明的一个实施例，其中，所述逻辑区域中的所述第一第n金属通孔的厚度和所述第一第(n+1)金属线的厚度的和小于
根据本发明的一个实施例，其中，所述磁性隧道结包括电耦合至所述第一第(n+1)金属通孔的顶部电极。
根据本发明的一个实施例，其中，所述磁性隧道结包括电耦合至所述第一第n金属线的底部电极。
根据本发明的一个实施例，其中，所述磁性隧道结包括介于所述磁性隧道结的顶部电极与底部电极之间的磁性隧道结层，所述磁性隧道结层具有
本发明的实施例还提供了一种半导体结构，包括：磁性随机存取存储器单元，包括：第n金属层的第一第n金属线；磁性隧道结，位于所述第一第n金属线上方；以及第(n+m)金属层的第一第(n+m)金属通孔，所述第一第(n+m)金属通孔设置在所述磁性隧道结上方，其中，n为大于或等于1的整数，并且m为大于或等于1的整数。
根据本发明的一个实施例，半导体结构还包括：逻辑外围，邻近所述磁性随机存取存储器单元，包括：第n金属层的第二第n金属线；所述第n金属层的第一第n金属通孔，所述第一第n金属通孔设置在所述第二第n金属线上方；所述第(n+m)金属层的第一第(n+m)金属线，所述第一第(n+m)金属线设置在所述第一第n金属通孔上方；以及所述第(n+m)金属层的第二第(n+m)金属通孔，所述第二第(n+m)金属通孔设置在所述第一第(n+m)金属线上方。
根据本发明的一个实施例，其中，从所述第一第n金属通孔的底部至所述第一第(n+m)金属线的顶部测量的厚度相当于所述磁性隧道结的厚度。
根据本发明的一个实施例，其中，所述磁性隧道结包括电耦合至所述第一第(n+m)金属通孔的顶部电极。
根据本发明的一个实施例，其中，所述磁性隧道结包括电耦合至所述第一第n金属线的底部电极。
根据本发明的一个实施例，其中，所述逻辑外围中的所述第一第n金属通孔和所述第一第(n+m)金属线被低k电介质围绕。
根据本发明的一个实施例，其中，所述磁性隧道结被氮化物层围绕。
根据本发明的一个实施例，其中，所述第一第(n+m)金属通孔和所述第二第(n+m)金属通孔被sic部分地围绕。
根据本发明的一个实施例，其中，所述顶部电极的顶面与所述第一第(n+m)金属线的顶面共面。
本发明的实施例还提供了一种制造半导体结构的方法，所述方法包括：在存储区域中形成第一第n金属线，并且在逻辑区域中形成第二第n金属线；在所述存储区域中形成磁性隧道结；以及在所述磁性隧道结上直接形成第一第(n+m)金属通孔，其中，n为大于或等于1的整数，并且m为大于或等于1的整数。
根据本发明的一个实施例，方法还包括：在所述逻辑区域中形成第一第n金属通孔和第一第(n+m)金属线。
根据本发明的一个实施例，方法还包括：在所述第一第(n+m)金属线上形成第二第(n+m)金属通孔。
根据本发明的一个实施例，其中，所述形成所述第一第n金属通孔和所述第一第(n+m)金属线包括镶嵌操作。
此外，本申请的范围不旨在限制于说明书中所述的工艺、机器、制造、物质组成、工具、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求旨在将这些工艺、机器、制造、物质组成、工具、方法或步骤包括在它们的范围内。
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