半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。

背景技术：

集成电路尤其是超大规模集成电路中的主要器件是金属-氧化物-半导体(metal oxide semiconductor，MOS)场效应晶体管，简称MOS晶体管。自从MOS晶体管被发明以来，其几何尺寸一直在不断缩小。在MOS晶体管器件和电路制备中，最具挑战性的是互补型金属-氧化物-半导体(Complementary Metal-Oxide-Semiconductor，CMOS)晶体管器件。在CMOS晶体管尺寸不断缩小的过程中，由二氧化硅(或氮氧化硅)构成的栅氧化层厚度减小导致较高的栅极漏电流。为此，现已提出的解决方案是，采用金属栅极和高介电常数(K)栅介质层替代传统的重掺杂多晶硅栅极和二氧化硅(或氮氧化硅)栅介质层。

但是，现有技术所形成的CMOS晶体管的性能不稳定、可靠性较差。

技术实现要素：

本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括外围区和核心区，外围区具有第一鳍部，核心区具有第二区鳍部；在所述衬底表面形成隔离层，所述隔离层的表面低于所述第一鳍部和第二鳍部的顶部表面，且所述隔离层覆盖所述第一鳍部和第二鳍部的部分侧壁表面；采用氧化工艺在所述第一鳍部的侧壁和顶部表面形成第一氧化层；在所述第一氧化层表面以及核心区的鳍部侧壁和顶部形成第二氧化层。

可选的，所述第一氧化层的材料为：氧化硅。

可选的，所述第一氧化层的厚度为：10埃～20埃。

可选的，所述第一氧化层的形成工艺包括：原位水汽生成工艺；所述原位水汽生成工艺参数包括：温度为：900摄氏度～1100摄氏度，压力为：0.1毫米汞柱～100毫米汞柱，H₂的体积流量为：0.2标准升/分钟～20标准升/分钟，O₂的体积流量为：5标准升/分钟～100标准升/分钟，时间：5秒～300秒。

可选的，所述第二氧化层的材料为：氧化硅。

可选的，所述第二氧化层厚度为：5埃～20埃。

可选的，形成所述第二氧化层的工艺包括：原子层沉积工艺。

可选的，还包括：在形成所述隔离层之后，在形成第一氧化层之前，在所述第二鳍部的侧壁和顶部表面形成第三氧化层。

可选的，形成所述第三氧化层的步骤包括：在所述第一鳍部和所述第二鳍部表面形成第三氧化膜；刻蚀去除所述第一鳍部表面的第三氧化膜，形成第三氧化层。

可选的，所述第三氧化层的材料为：氧化硅。

可选的，在所述第三氧化层的厚度为：10埃～30埃。

可选的，所述隔离层的形成步骤包括：在衬底、第一鳍部和第二鳍部上形成隔离材料层，所述隔离材料层的表面高于或齐平于所述第一鳍部和第二鳍部的顶部；刻蚀去除部分所述隔离材料层，并暴露出部分第一鳍部和第二鳍部的侧壁和顶部表面，形成隔离层。

可选的，所述第一鳍部和第二鳍部的形成方法包括：提供初始衬底；在所述初始衬底的部分表面形成掩膜层；以所述掩膜层为掩膜，刻蚀所述初始衬底，形成衬底、第一鳍部和第二鳍部。

可选的，还包括：在形成所述第二氧化层之后，在所述第一鳍部的侧壁和顶部表面、以及第二鳍部的侧壁和顶部表面形成横跨于所述第一鳍部和第二鳍部的伪栅极结构；所述伪栅极结构包括伪栅介质层以及位于伪栅介质层上的伪栅极层；在隔离层、第一鳍部和第二鳍部的表面形成介质层，所述介质层的表面暴露出所述第一鳍部和第二鳍部的伪栅极结构的表面；去除所述伪栅极层，在所述介质层内形成伪栅开口；在所述伪栅开口内形成栅极结构。

可选的，所述伪栅极结构包括：位于所述伪栅开口侧壁和底部表面的栅介质层、以及位于栅介质层表面的栅极层；所述栅介质层的材料为高K介质材料；所述栅极层的材料为金属。

可选的，形成伪栅开口之后，在所述伪栅开口内形成栅极结构之前，还包括：去除核心区的第二氧化层。

相应的，本发明还提供一种采用上述方法形成的一种半导体结构，包括:衬底，所述衬底包括外围区和核心区，外围区的衬底上具有第一鳍部，核心区的衬底上具有第二鳍部；位于所述衬底上的隔离层，所述隔离层的表面低于所述第一鳍部和第二鳍部的顶部表面，且所述隔离层覆盖所述第一鳍部和第二鳍部的部分侧壁表面；位于所述第一鳍部的侧壁和顶部的第一氧化层；位于所述第一氧化层表面以及第二鳍部侧壁和顶部的第二氧化层。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，在第一鳍部的表面形成第一氧化层之后，在所述第一氧化层的表面形成第二氧化层，所述第一氧化层和第二氧化层作为外围区伪栅极结构中的伪栅介质层。首先，由于外围区工作电压较大，因此外围区所需的伪栅氧化层的厚度较厚，所述第一氧化层和第二氧化层的总厚度能够满足外围区氧化层工艺厚度的需要。其次，所述第一氧化层采用氧化工艺形成，而所述第一氧化层厚度相比第一氧化层和第二氧化层总厚度较薄，故采用氧化工艺形成所述第一氧化层的过程中对第一鳍部的消耗较少。由于形成所述第一氧化层的过程对第一鳍部的消耗较少，避免所述第一鳍部的尺寸过度减小，则有利于避免第一鳍部内发生漏电或短沟道效应。因此，以所形成的半导体结构形貌良好，所制造的器件性能稳定。

本发明技术方案提供的半导体结构中，位于所述第一鳍部的侧壁和顶部的第一氧化层以及位于第一氧化层上的第二氧化层作为所述外围区伪栅极结构中的伪栅介质层。所述第一氧化层和第二氧化层的总厚度能够满足外围区氧化层工艺厚度的需要。所述半导体结构性能稳定。

附图说明

图1至图2是一种半导体结构的形成方法各步骤的结构示意图；

图3至图10是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

半导体结构的形成方法存在诸多问题，例如：形成的半导体结构性能较差。

现结合一种半导体结构的形成方法，分析所述形成方法形成的半导体结构性能较差的原因：

图1至图2是一种半导体结构的形成方法各步骤的结构示意图。

请参考图1，提供衬底100，所述衬底100具有外围区101和核心区102；在所述外围区101内形成第一鳍部111，在所述核心区102内形成第二鳍部112；在所述衬底100表面形成隔离层103，所述隔离层103的表面低于所述第一鳍部111和第二鳍部112的顶部表面，且所述隔离层103覆盖所述第一鳍部111和第二鳍部112的部分侧壁表面。

请参考图2，在所述衬底100、所述第一鳍部111(如图1所示)侧壁和顶部表面形成氧化层104。

形成所述氧化层104之后，还包括：在所述第一鳍部111的侧壁和顶部表面、以及第二鳍部112的侧壁和顶部表面形成横跨所述第一鳍部111和第二鳍部112的伪栅极结构；所述伪栅极结构包括伪栅介质层以及位于伪栅介质层上的伪栅极层；在隔离层103、第一鳍部111和第二鳍部112的表面形成介质层，所述介质层的表面暴露出所述第一鳍部111和第二鳍部112的伪栅极结构的表面；去除所述伪栅极结构中的伪栅极层形成伪栅开口；在所述伪栅开口内形成栅极结构。

所述氧化层104通过氧化工艺在所述第一鳍部111的侧壁和顶部表面形成，作为后续形成外围区101伪栅极结构中的伪栅介质层。然而，外围区101的工作电压较大，需要所述氧化层104的厚度较厚，因此，所述氧化层104在形成的过程中对所述第一鳍部111的消耗较大。所述第一鳍部111因被氧化消耗形成第三鳍部113，所述第三鳍部113易发生短沟道效应和漏电。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底包括外围区和核心区，外围区具有第一鳍部，核心区具有第二鳍部；在所述衬底表面形成隔离层，所述隔离层的表面低于所述第一鳍部和第二鳍部的顶部表面，且所述隔离层覆盖所述第一鳍部和第二鳍部的部分侧壁表面；采用氧化工艺在所述第一鳍部的侧壁和顶部表面形成第一氧化层；在所述第一氧化层表面以及第二鳍部侧壁和顶部形成第二氧化层。

所述方法中，在第一鳍部的表面形成第一氧化层之后，在所述第一氧化层的表面形成第二氧化层，所述第一氧化层和第二氧化层作为外围区伪栅极结构中的伪栅介质层。首先，由于外围区工作电压较大，因此外围区所需的伪栅氧化层的厚度较厚，所述第一氧化层和第二氧化层的总厚度能够满足外围区氧化层工艺厚度的需要。其次，所述第一氧化层采用氧化工艺形成，而所述第一氧化层厚度相比第一氧化层和第二氧化层总厚度较薄，故采用氧化工艺形成所述第一氧化层的过程中对第一鳍部的消耗较少。由于形成所述第一氧化层的过程对第一鳍部的消耗较少，避免所述第一鳍部的尺寸过度减小，则有利于避免第一鳍部内发生漏电或短沟道效应。因此，以所形成的半导体结构形貌良好，所制造的器件性能稳定。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图10是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图3，提供衬底200，所述衬底200包括外围区201和核心区202，外围区的衬底200上具有第一鳍部203，核心区202的衬底200上具有第二鳍部204；在所述衬底200表面形成隔离层205，所述隔离层205的表面低于所述第一鳍部203和第二鳍部204的顶部表面，且所述隔离层205覆盖所述第一鳍部203和第二鳍部204的部分侧壁表面。

在本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底、绝缘体上硅衬底或绝缘体上锗等半导体衬底。

本实施例中，所述外围区201所形成的鳍式场效应晶体管用于形成输入输出电路，所述核心区202所形成的鳍式场效应晶体管用于构成集成电路的核心器件。因此，所述外围区201所形成的第一鳍部203的密度较小，且外围区201所形成的鳍式场效应晶体管的工作电压较大。而所述核心区202所形成的第二鳍部204的密度较大，且所述核心区202所形成的鳍式场效应晶体管的工作电压较小。

本实施例中，所述第一鳍部203和所述第二鳍部204的材料为：硅。在其他实施例中，所述第一鳍部和所述第二鳍部的材料还可以为锗、硅锗、Ⅲ-Ⅴ族元素化合物、碳化硅或金刚石。

本实施例中，所述衬底200、第一鳍部203和第二鳍部204的形成步骤包括：提供初始衬底；在所述初始衬底的部分表面形成掩膜层；以所述掩膜层为掩膜，刻蚀所述初始衬底，形成衬底200、第一鳍部203和第二鳍部204。

所述隔离层205的形成步骤包括：在衬底200、第一鳍部203和第二鳍部204上形成隔离材料层，所述隔离材料层的表面高于或齐平于所述第一鳍部203和第二鳍部204的顶部；刻蚀去除部分所述隔离材料层，并暴露出部分第一鳍部203和第二鳍部204的侧壁和顶部表面，形成隔离层205。

所述隔离层205形成工艺为化学气相沉积工艺，所述化学气相沉积工艺包括：流体化学气相沉积(FCVD，Flowable Chemical Vapor Deposition)工艺、等离子体增强化学气相沉积工艺。本实施例中，采用所述流体化学气相沉积工艺形成的隔离膜易于填充入第一鳍部203之间、以及第二鳍部204之间的隔离沟槽内，能够使所形成的隔离层205均匀致密，隔离性能良好。

所述平坦化工艺为化学机械抛光工艺。

所述隔离层205的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料中的一种或多种组合。所述低K介质材料的K值范围为：K大于2.5小于3.9。所述超低K介质材料的K值范围为：K小于2.5。

后续采用氧化工艺在所述第一鳍部203的侧壁和顶部表面形成第一氧化层。在本实施例中，在形成所述隔离层205之后，在后续形成第一氧化层之前，在所述第二鳍部204的侧壁和顶部表面形成第三氧化层。

请参考图4，在形成所述隔离层205之后，在所述第二鳍部204的侧壁和顶部表面形成第三氧化层206。

所述第三氧化层206的材料包括：氧化硅；所述第三氧化层206的厚度为：10埃～30埃；所述第三氧化层206的形成方法包括：采用原子层沉积工艺，在所述第一鳍部203和第二鳍部204侧壁和顶部表面形成第三氧化膜；去除所述第一鳍部203侧壁和顶部表面的第三氧化膜，形成第三氧化层206。

所述第三氧化膜的形成工艺为原子层沉积工艺。其他实施例中，第三氧化膜的形成工艺还可以为化学气相沉积工艺或物理气相沉积工艺。

去除所述第一鳍部203侧壁和顶部表面的第三氧化膜的原因在于：所述核心区的工作电压比外围区201的工作电压小，因此，形成于核心区第二鳍部204侧壁和顶部表面的第三氧化膜不适用于外围区第一鳍部203侧壁和顶部表面，因此，在形成第三氧化膜之后，需要去除外围区201的第三氧化膜，以便后续工艺形成适用于第一鳍部203表面的氧化层。

去除所述第一鳍部203侧壁和顶部表面的第三氧化膜的步骤包括：在所述外围区201的第三氧化膜表面形成图形层(图中未标出)，所述图形层具有暴露出所述外围区201的第三氧化膜的开口；以所述图形层为掩膜，刻蚀去除外围区的第三氧化膜直至暴露出所述第一鳍部203为止。

请参考图5，采用氧化工艺在所述第一鳍部203的侧壁和顶部表面形成第一氧化层207。

所述第一氧化层207与后续形成的第二氧化层作为外围区伪栅极结构中的伪栅介质层。

所述第一氧化层207的材料为：氧化硅，所述第一氧化层207的厚度为：10埃～20埃。若所述第一氧化层207的厚度太厚，采用氧化工艺形成所述第一氧化层207的过程中对第一鳍部203的消耗较多，进而使所述第一鳍部203产生缺陷，容易漏电；若所述第一氧化层203的厚度太薄，虽然在氧化工艺形成的过程中对第一鳍部203的消耗较少，但是所述第一氧化层203的厚度太薄不能满足工艺需求。

本实施例中，所述第一氧化层207的形成工艺为：原位水汽生成工艺(In Situ Steam Generation,ISSG)。所述原位水汽生成工艺的参数包括：温度为：900摄氏度～1100摄氏度，压力为：0.1毫米汞柱～100毫米汞柱，H₂的体积流量为：0.2标准升/分钟～20标准升/分钟，O₂的体积流量为：5标准升/分钟～100标准升/分钟，时间为：5秒～300秒。

选择所述原位水汽生成工艺的优势在于：在半导体器件尺寸等比例缩小的同时，工作电压却没有相应地等比例缩小，这就使得较薄的伪栅介质层中的电场强度增大，使得伪栅介质层容易被击穿而漏电。采用所述原位水汽生成工艺生成的所述第一氧化物207的均匀性较好，而所述第一氧化层207与后续形成的第二氧化层作为外围区伪栅极结构中的伪栅介质层，从而极大地改善了伪栅介质层的性能。

请参考图6和图7，图7是图6中的外围区201沿AA’方向的剖面结构示意图、以及核心区202沿BB’方向的剖面结构示意图，在所述第一氧化层207以及所述第二鳍部204侧壁和顶部形成表面形成第二氧化层208。

所述第二氧化层208的材料为：氧化硅。

所述第二氧化层208的形成工艺为原子层沉积工艺。其他实施例中，第二氧化层的形成工艺还可以为化学气相沉积工艺或物理气相沉积工艺。

所述第二氧化层208的厚度为：5埃～20埃。

请参考图7，所述第二氧化层208与所述第一氧化层207作为后续形成外围区伪栅极结构中的伪栅介质层209。所述第二氧化层208与所述第三氧化层206作为后续形成核心区伪栅极结构中的伪栅介质层210。

所述第二氧化层208与所述第一氧化层207的厚度之和为25埃～50埃。

所述外围区形成的伪栅极结构中的伪栅介质层采用的是第二氧化层208与所述第一氧化层207的两层结构，所述第二氧化层208和第一氧化层207的总厚度能够满足外围区氧化层工艺厚度的要求。并且，第一氧化层207采用氧化工艺形成，使得所述第一氧化层207与第一鳍部203的接触界面较好。另外，第一氧化层207的厚度相比所述第二氧化层208和第一氧化层207的总厚度较薄，因此在氧化工艺形成的过程中对第一鳍部203的消耗较少，从而使形成的半导体形貌良好、性能稳定。

需要说明的是，后续所示的图8至图10均为基于图7所示的剖面结构进行工艺制程的示意图。

请参考图8，在外围区201所述隔离层205表面、第一鳍部203的侧壁和顶部表面形成横跨于所述第一鳍部203的外围区伪栅极结构212；在核心区202所述隔离层205表面、第二鳍部204的侧壁和顶部表面形成横跨于所述第二鳍部204的核心区伪栅极结构214。

所述外围区伪栅极结构212的形成工艺包括：在所述隔离层205表面、第一鳍部203的侧壁和顶部表面形成外围区伪栅介质层209；在所述外围区伪栅介质层209表面形成外围区伪栅极层211；刻蚀部分所述外围区伪栅介质层209和外围区伪栅极层211，直至暴露外围区的隔离层205表面、第一鳍部203的侧壁和顶部表面，形成横跨于第一鳍部203伪栅极结构212。

所述外围区伪栅极结构212包括：外围区伪栅介质层209、以及位于所述伪栅介质层209上的外围区伪栅极层211。

所述外围区伪栅介质层209包括所述第一氧化层207和所述第二氧化层208。

在核心区202所述隔离层205表面、第二鳍部204的侧壁和顶部表面形成横跨于所述第二鳍部204的核心区伪栅极结构214。

所述核心区伪栅极结构214的形成工艺包括：在核心区所述隔离层205表面、第二鳍部204的侧壁和顶部表面形成核心区伪栅介质层210；在所述核心区伪栅介质层210表面形成核心区伪栅极层213；刻蚀部分所述核心区伪栅介质层210和核心区伪栅极层213，直至暴露核心区的隔离层205表面、第二鳍部204的侧壁和顶部表面，形成横跨于第二鳍部204伪栅极结构214。

所述核心区伪栅极结构214包括：核心区伪栅介质层210、以及位于所述伪栅介质层210表面的核心区伪栅极层213。

所述核心区伪栅介质层210包括所述第二氧化层208和所述第三氧化层206。

所述外围区的伪栅极层211和所述核心区伪栅极层213的材料为多晶硅，由于所述多晶硅易于形成且易于去除，因此所形成的外围区伪栅极层211和核心区伪栅极层213的形貌良好，且去除外围区伪栅极层211和核心区伪栅极层213之后不易产生过多的副产物。

请继续参考图8，在外围区伪栅极结构212两侧的第一鳍部203两侧形成外围区源漏区215；在核心区伪栅极结构214两侧的第二鳍部204两侧形成核心区源漏区216。

所述外围区源漏区215和核心区源漏区216的形成步骤包括：刻蚀部分外围区伪栅极结构212、第一鳍部203以及核心区伪栅极结构214、第二鳍部204，在第一鳍部203和第二鳍部204两侧形成开口；采用选择性外延沉积工艺在所述开口内形成源漏区材料层，所述源漏区材料层的材料为硅、硅锗或碳化硅；采用原位掺杂工艺在所述源漏区材料层内掺杂P型离子或N型离子，在外围区201内形成外围区源漏区215，在核心区202内形成核心区源漏区216。

请参考图9，在形成所述外围区源漏区215和核心区源漏区216之后，在隔离层205、第一鳍部203和第二鳍部204的表面形成介质层217，所述介质层217的表面暴露出所述外围区伪栅极结构212和所述核心区的伪栅极结构214的表面。

所述介质层217用于隔离相邻的外围区伪栅极结构212和所述核心区伪栅极结构214。所述介质层217的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料中的一种或多种组合。所述低K介质材料的K值范围为：K大于2.5小于3.9。所述超低K介质材料的K值范围为：K小于2.5。

所述介质层217的形成工艺包括：隔离层205、第一鳍部203和第二鳍部204的侧壁和表面、所述外围区伪栅极结构212以及所述核心区的伪栅极结构214顶部表面形成介质膜；平坦化所述外围区介质膜直至暴露出所述外围区伪栅极结构212和所述核心区的伪栅极结构214顶部表面为止，形成所述介质层217。本实施例中，所述平坦化工艺为化学机械抛光工艺。

请参考图10，去除所述外围区伪栅极层211，在外围区的介质层217内形成外围区开口218，去除核心区伪栅极层213，在所述核心区的介质层217内形成开口，所述外围区开口218底部和开口底部暴露出第二氧化层208顶部表面。

在本实施例中，还包括去除所述开口218底部的第二氧化层208，形成核心区开口219。

去除所述外围区伪栅极层211和所述核心区伪栅极层213的工艺为干法刻蚀、湿法刻蚀、或干法刻蚀和湿法刻蚀的组合。在本实施例中，采用湿法刻蚀工艺去除所述外围区伪栅极层211和所述核心区伪栅极层213，所述湿法刻蚀工艺产生的副产物较少，所述湿法刻蚀的刻蚀液为硝酸溶液或亚硝酸钠溶液。

形成所述外围区开口218和所述核心区开口219后，还包括：在所述外围区开口218和所述核心区开口219内形成横跨所述第一鳍部203和所述第二鳍部204上的栅极结构。

综上，在本实施例中，为了降低在形成热氧化物的过程中对所述第一鳍部的消耗，本发明技术方案提出在第一鳍部。的表面形成第一氧化层。之后，在所述第一氧化层。的表面形成第二氧化层。，所述第一氧化层。和第二氧化层。作为外围区伪栅极结构中的伪栅介质层。首先，由于外围区。工作电压较大，因此外围区。所需的伪栅氧化层的厚度较厚，所述第一氧化层。和第二氧化层。的总厚度能够满足外围区氧化层工艺厚度的需要。其次，所述第一氧化层。采用氧化工艺形成，而所述第一氧化层。厚度相比第一氧化层。和第二氧化层。总厚度较薄，故采用氧化工艺形成所述第一氧化层。的过程中对第一鳍部。的消耗较少。由于形成所述第一氧化层。的过程对第一鳍部。的消耗较少，避免所述第一鳍部。的尺寸过度减小，则有利于避免第一鳍部。内发生漏电或短沟道效应。因此，以所使形成的半导体结构形貌良好，所制造的器件性能稳定。

相应的，本发明实施例还提供一种采用上述方法所形成的半导体结构，请参考图6，包括：

衬底200，所述衬底200包括外围区201和核心区202，外围区201的衬底200上具有第一鳍部203，核心区202的衬底200上具有第二鳍部204；

位于所述衬底200上的隔离层205，所述隔离层205的表面低于所述第一鳍部203和第二鳍部204的顶部表面，且所述隔离层205覆盖所述第一鳍部203和第二鳍部204的部分侧壁表面；

位于所述第一鳍部203的侧壁和顶部的第一氧化层207；

位于所述第一氧化层207表面以及第二鳍部204侧壁和顶部的第二氧化层208。

综上，在本实施例中，位于所述第一鳍部203的侧壁和顶部的第一氧化层207以及位于第一氧化层207上的第二氧化层208作为所述外围区201伪栅极结构中的伪栅介质层。所述第一氧化层207和第二氧化层208的总厚度能够满足外围区201氧化层工艺厚度的需要。所述半导体结构性能稳定。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。