半导体器件结构的制作方法

本发明实施例涉及半导体器件结构。

背景技术：

半导体集成电路(ic)工业经历了高速发展。ic材料和设计中的技术进步已经产生了多代ic。每一代都比上一代具有更小和更复杂的电路。然而，这些进步增加了加工和生产ic的复杂度。

在ic演化过程中，功能密度(例如，每个芯片区中的互连器件的数量)普遍增大而几何尺寸缩小。半导体器件结构(例如，芯片或封装件)的厚度也降低了。

然而，由于部件尺寸持续降低，制造工艺持续变得越来越难实施。因此，在越来越小的尺寸上形成可靠的半导体器件是一种挑战。

技术实现要素：

根据本发明的一个实施例，提供了一种半导体器件结构，包括：半导体衬底，具有第一表面和第二表面，其中，所述半导体衬底具有有源区，所述半导体衬底掺杂有具有第一类型导电性的第一掺杂剂，以及所述有源区邻近所述第一表面并且掺杂有具有第二类型导电性的第二掺杂剂；掺杂的层，位于所述第二表面上方并掺杂有具有所述第一类型导电性的第三掺杂剂，其中，所述掺杂的层中的所述第三掺杂剂的第一掺杂浓度大于所述半导体衬底中的所述第一掺杂剂的第二掺杂浓度；以及导电凸块，位于所述掺杂的层上方。

根据本发明的另一实施例，还提供了一种半导体器件结构，包括：半导体衬底，具有第一表面和第二表面，其中，所述半导体衬底具有有源区，所述半导体衬底掺杂有具有第一类型导电性的第一掺杂剂，以及所述有源区邻近所述第一表面并且掺杂有具有第二类型导电性的第二掺杂剂；第一电荷层，位于所述第二表面上方，其中，当所述第一类型导电性是p型时，所述第一电荷层是负电荷层，以及当所述第一类型导电性是n型时，所述第一电荷层是正电荷层。

根据本发明的又一实施例，还提供了一种半导体器件结构，包括：半导体衬底，具有第一表面和第二表面，其中，所述半导体衬底具有有源区，所述半导体衬底掺杂有具有第一类型导电性的第一掺杂剂，以及所述有源区邻近所述第一表面并且掺杂有具有第二类型导电性的第二掺杂剂；绝缘层，位于所述第二表面上方；以及导电层，位于所述绝缘层上方，其中，所述导电层位于所述有源区上方。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。

图1a至图1i是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。

图1i-1到图1i-3是根据一些实施例的图1i的半导体器件结构的变化的截面图。

图2是根据一些实施例的半导体器件结构的截面图。

图3a至图3e是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。

图3e-1到图3e-3是根据一些实施例的图3e的半导体器件结构的变化的截面图。

图4a至图4c是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。

图4c-1到图4c-3是根据一些实施例的图4c的半导体器件结构的变化的截面图。

具体实施方式

以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。应该理解，可以在方法之前、期间和之后提供额外的操作，并且对于方法的其它实施例，可以代替或消除所描述的一些操作。

图1a至图1i是根据一些实施例的用于形成半导体器件结构100的工艺的各个阶段的截面图。图1i-1到图1i-3是根据一些实施例的图1i的半导体器件结构100的变化的截面图。

如图1a所示，提供了半导体衬底110。半导体衬底110可以是半导体晶圆(诸如硅晶圆)或半导体晶圆的一部分。在一些实施例中，半导体衬底110由元素半导体材料制成，包括单晶结构、多晶结构或非晶结构的硅或锗。在一些其他实施例中，半导体衬底110由以下材料制成：化合物半导体，诸如碳化硅、砷化镓、磷化钾、磷化铟、砷化铟；合金半导体，诸如sige或gaasp；或它们的组合。

半导体衬底110还可以包括多层半导体，半导体上绝缘体(soi)(诸如绝缘体上硅或绝缘体上锗)，或它们的组合。根据一些实施例，半导体衬底110掺杂有第一掺杂剂(未示出)。根据一些实施例，第一掺杂剂具有第一类型导电性。在一些实施例中，第一类型导电性是p型。根据一些实施例，第一掺杂剂包括诸如硼(b)或铝(al)的iiia族元素。根据一些实施例，半导体衬底110是p型半导体衬底。

如图1a所示，根据一些实施例，隔离结构120形成在半导体衬底110中。根据一些实施例，隔离结构120嵌入半导体衬底110中。根据一些实施例，隔离结构120具有开口122以限定半导体衬底110中的各个有源区。根据一些实施例，隔离结构120被配置为将相邻的有源区彼此电隔离开。根据一些实施例，隔离结构120包括介电材料。

根据一些实施例，介电材料包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fsg)、低k介电材料、其他合适的材料或它们的组合。根据一些实施例，隔离结构120采用隔离技术形成，诸如半导体的局部氧化(locos)、浅沟槽隔离(sti)等。

在一些实施例中，隔离结构120的形成包括：通过实施光刻工艺图案化半导体衬底110，在半导体衬底110中蚀刻沟槽，并且利用介电材料来填充该沟槽。在一些实施例中，填充的沟槽具有多层结构，诸如填充有氮化硅或氧化硅的热氧化衬里层。

如图1b所示，根据一些实施例，半导体衬底110中形成隔离掺杂区112以及有源区114a和114b。根据一些实施例，在隔离结构120下方形成隔离掺杂区112。根据一些实施例，在开口122中及下方形成有源区114a和114b。

根据一些实施例，有源区114a和114b邻近半导体衬底110的表面111a。根据一些实施例，隔离结构120围绕有源区114a和114b。根据一些实施例，隔离掺杂区112形成在有源区114a和114b之间以电隔离有源区114a和有源区114b。根据一些实施例，掺杂区114a或114b形成在两个相邻的隔离掺杂区112之间。

根据一些实施例，隔离掺杂区112掺杂有具有第一类型导电性的掺杂剂(未示出)。在一些实施例中，第一类型导电性是p型。在一些实施例中，隔离掺杂区112中的掺杂剂包括诸如硼(b)或铝(al)的iiia族元素。根据一些实施例，半导体衬底110和隔离掺杂区112掺杂有具有相同类型导电性的掺杂剂。在一些实施例中，隔离掺杂区112中的掺杂剂的掺杂浓度大于半导体衬底110中的第一掺杂剂的掺杂浓度。

根据一些实施例，有源区114a和114b掺杂有第二掺杂剂(未示出)。根据一些实施例，第二掺杂剂具有第二类型导电性。根据一些实施例，第一类型导电性与第二类型导电性不同。在一些实施例中，第一类型导电性是p型，以及第二类型导电性是n型。根据一些实施例，第二掺杂剂包括诸如氮(n)或磷(p)的va族元素。

如图1c所示，根据一些实施例，器件130分别形成在有源区114a和114b中和上方。在一些实施例中，器件130包括晶体管。根据一些实施例，器件130的每一个都包括栅极介电层132、栅极134、间隔件层136、源极区138和漏极区138。

根据一些实施例，栅极介电层132形成在有源区114a和114b上方。根据一些实施例，栅极介电层132包括高介电常数材料材料(高k材料)。高k材料包括氧化铪(hfo2)、氧化硅铪(hfsio)、氮氧化硅铪(hfsion)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)或它们的组合。

根据一些实施例，高k材料包括金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、氧化铝、二氧化铪-氧化铝(hfo2-al2o3)合金、其他合适的材料或它们的组合。

根据一些实施例，栅极134形成在栅极介电层132上方。根据一些实施例，栅极134由多晶硅、金属或其他合适的材料制成。

如图1c所示，根据一些实施例，间隔件层136形成在栅极134和栅极介电层132的侧壁上方。根据一些实施例中，间隔件层136包括诸如氮化硅、氮氧化硅或它们的组合的介电材料。

如图1c所示，根据一些实施例，源极区138和漏极区138形成在有源区114a和114b中，并且在栅极134的相对两侧上。根据一些实施例，使用注入工艺形成源极区138和漏极区138。

根据一些实施例，源极区138包括重掺杂源极区。根据一些实施例，漏极区138包括重掺杂源极区。根据一些实施例，在形成间隔件层136之后形成源极区138和漏极区138。

根据一些实施例，如图1c所示，介电层140形成在半导体衬底110的表面111a上方。根据一些实施例，介电层140覆盖器件130和隔离结构120。根据一些实施例，介电层140是多层结构。根据一些实施例，介电层140包括互相堆叠的介电层。

根据一些实施例，介电层140由诸如氢化的碳氧化硅(sico:h)、氮氧化硅、氧化硅、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟化硅酸盐玻璃(fsg)、低k材料、多孔介电材料或它们的组合的任何合适的介电材料制成。根据一些实施例，使用诸如cvd工艺、hdpcvd工艺、旋涂工艺、溅射工艺或它们的组合来形成介电层140。

如图1c所示，根据一些实施例，布线层152形成在介电层140中。布线层152由诸如铜、铜合金、银、金、铝或它们的组合的任何合适的导电材料制成。如图1c所示，根据一些实施例，导电通孔结构154形成在介电层140中。

根据一些实施例，导电通孔结构154将布线层152电连接至栅极134。导电通孔结构154由诸如铜、铜合金、银、金、铝或它们的组合的任何合适的导电材料制成。

如图1c所示，根据一些实施例，钝化层160形成在介电层140上方。根据一些实施例，钝化层160由诸如氢化的碳氧化硅(sico:h)、氮氧化硅、氧化硅、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟化硅酸盐玻璃(fsg)、低k材料、多孔介电材料或它们的组合的任何合适的介电材料制成。根据一些实施例，使用诸如cvd工艺、hdpcvd工艺、旋涂工艺、溅射工艺或它们的组合来形成钝化层160。

在一些实施例中，布线层170嵌入钝化层160中。根据一些实施例，布线层170通过钝化层160暴露。布线层170由诸如铜、铜合金、银、金、铝或它们的组合的任何合适的导电材料制成。

如图1c所示，根据一些实施例，导电通孔结构180形成在介电层140和钝化层160中。根据一些实施例，导电通孔结构180将布线层152电连接至布线层170。导电通孔结构180由诸如铜、铜合金、银、金、铝或它们的组合的任何合适的导电材料制成。根据一些实施例，器件130、介电层140、布线层152、导电通孔结构154、钝化层160、布线层170和导电通孔结构180一起形成器件层l1。

如图1d所示，根据一些实施例，提供衬底210。衬底210可以是半导体晶圆(诸如硅晶圆)或半导体晶圆的一部分。在一些实施例中，半导体衬底210由元素半导体材料制成，包括单晶、多晶或非晶结构的硅或锗。

在一些其他实施例中，半导体衬底210由以下材料制成：化合物半导体，诸如碳化硅、砷化镓、磷化钾、磷化铟、砷化铟；合金半导体，诸如sige或gaasp；或它们的组合。半导体衬底210还可以包括多层半导体，半导体上绝缘体(soi)(诸如绝缘体上硅或绝缘体上锗)，或它们的组合。根据一些实施例，半导体衬底210包括p型半导体衬底或n型半导体衬底。

如图1d所示，根据一些实施例，隔离结构220形成在半导体衬底210中。根据一些实施例，隔离结构220具有开口222以限定半导体衬底210中的有源区。根据一些实施例，隔离结构220包括介电材料。

如图1d所示，根据一些实施例，隔离掺杂区212和有源区214形成在半导体衬底210中。根据一些实施例，在隔离结构220下方形成隔离掺杂区212。根据一些实施例，有源区214形成在开口222中和下方。根据一些实施例，有源区214邻近半导体衬底210的表面211a。根据一些实施例，掺杂区214形成在两个相邻的隔离掺杂区212之间。根据一些实施例，隔离掺杂区212围绕有源区214。

根据一些实施例，隔离掺杂区212掺杂有具有第一类型导电性的掺杂剂(未示出)。在一些实施例中，第一类型导电性是p型。在一些实施例中，隔离掺杂区212中的掺杂剂包括诸如硼(b)或铝(al)的iiia族元素。根据一些实施例，半导体衬底210和隔离掺杂区212掺杂有具有相同导电类型的掺杂剂。

根据一些实施例，有源区214掺杂有第二掺杂剂(未示出)。根据一些实施例，第二掺杂剂具有第二类型导电性。根据一些实施例，第一类型导电性与第二类型导电性不同。在一些实施例中，第一类型导电性是p型，以及第二类型导电性是n型。根据一些实施例，第二掺杂剂包括诸如氮(n)或磷(p)的va族元素。

如图1d所示，根据一些实施例，器件230形成在开口222中的半导体衬底210中和上方。在一些实施例中，器件230包括晶体管。根据一些实施例，器件230包括栅极介电层232、栅极234、间隔件层236、源极区238和漏极区238。

根据一些实施例，栅极介电层232形成在开口222中的半导体衬底210上方。根据一些实施例，栅极介电层232包括高介电常数材料材料(高k材料)。高k材料包括氧化铪(hfo2)、氧化硅铪(hfsio)、氮氧化硅铪(hfsion)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)或它们的组合。

根据一些实施例，高k材料包括金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、氧化铝、二氧化铪-氧化铝(hfo2-al2o3)合金、其他合适的材料或它们的组合。根据一些实施例，栅极234形成在栅极介电层232上方。根据一些实施例，栅极234由多晶硅、金属或其他合适的材料制成。

如图1d所示，根据一些实施例，间隔件层236形成在栅极234和栅极介电层232的侧壁上方。根据一些实施例中，间隔件层236包括诸如氮化硅、氮氧化硅或它们的组合介电材料。

如图1d所示，根据一些实施例，源极区238和漏极区238形成在有源区214中。根据一些实施例，在栅极234的相对两侧上形成源极区238和漏极区238。根据一些实施例，使用注入工艺形成源极区238和漏极区238。

根据一些实施例，源极区238包括重掺杂源极区。根据一些实施例，漏极区238包括重掺杂源极区。根据一些实施例，在形成间隔件层236之后形成源极区238和漏极区238。

根据一些实施例，如图1d所示，介电层240形成在半导体衬底210的顶面211a上方。根据一些实施例，介电层240覆盖器件230和隔离结构220。根据一些实施例，介电层240是多层结构。根据一些实施例，介电层240包括互相堆叠的介电层。

根据一些实施例，介电层240由诸如氢化的碳氧化硅(sico:h)、氮氧化硅、氧化硅、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟化硅酸盐玻璃(fsg)、低k材料、多孔介电材料或它们的组合的任何合适的介电材料制成。根据一些实施例，使用诸如cvd工艺、hdpcvd工艺、旋涂工艺、溅射工艺或它们的组合来形成介电层240。

如图1d所示，根据一些实施例，布线层252和254形成在介电层240中。布线层252和254由诸如铜、铜合金、银、金、铝或它们的组合的任何合适的导电材料制成。如图1d所示，根据一些实施例，导电通孔结构256和258形成在介电层240中。

根据一些实施例，导电通孔结构256将布线层252电连接至栅极234。根据一些实施例，导电通孔结构258将布线层252电连接至布线层254。导电通孔结构256和258由诸如铜、铜合金、银、金、铝或它们的组合的任何合适的导电材料制成。

如图1d所示，根据一些实施例，钝化层260形成在介电层240上方。根据一些实施例，钝化层260由诸如氢化的碳氧化硅(sico:h)、氮氧化硅、氧化硅、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟化硅酸盐玻璃(fsg)、低k材料、多孔介电材料或它们的组合的任何合适的介电材料制成。根据一些实施例，使用诸如cvd工艺、hdpcvd工艺、旋涂工艺、溅射工艺或它们的组合来形成钝化层260。

在一些实施例中，布线层270嵌入钝化层260中。根据一些实施例，布线层270通过钝化层260暴露。布线层270由诸如铜、铜合金、银、金、铝或它们的组合的任何合适的导电材料制成。

如图1d所示，根据一些实施例，导电通孔结构280形成在介电层240和钝化层260中。根据一些实施例，导电通孔结构280将布线层254电连接至布线层270。

导电通孔结构280由诸如铜、铜合金、银、金、铝或它们的组合的任何合适的导电材料制成。在一些实施例中，器件230、介电层240、布线层252和254、导电通孔结构256和258、钝化层260、布线层270和导电通孔结构280一起形成器件层l2。

如图1d所示，根据一些实施例，将半导体衬底110上下翻转以通过器件层l1和l2将半导体衬底110与衬底210接合。根据一些实施例，布线层层170和270彼此电连接。

如图1e所示，根据一些实施例，从半导体衬底110的表面111b去除半导体衬底110的部分。根据一些实施例，表面111a与表面111b相对。根据一些实施例，在去除工艺之后，减薄半导体衬底110。根据一些实施例，去除工艺包括化学机械抛光工艺。

根据一些实施例，在去除工艺之后，半导体衬底110的厚度t1小于衬底210厚度t2。根据一些实施例，半导体衬底110的厚度t1与衬底210厚度t2的比率在从约0.01至约0.001的范围内。根据一些实施例，因此，包括半导体衬底110和衬底210的堆叠结构st具有接近厚度t2的厚度。结果，根据一些实施例，去除工艺将堆叠结构st的厚度减小到合适的厚度。

根据一些实施例，去除工艺可能在半导体衬底110的邻近表面111b的顶部中引起缺陷d。根据一些实施例，缺陷d包括物理缺陷(例如，刮擦缺陷)、电缺陷(例如，构成半导体衬底110的元素的悬空键)等。缺陷d可以捕获载流子(例如，电子)，从而导致半导体衬底110中的漏电流。

如图1f所示，根据一些实施例，实施注入工艺以将第三掺杂剂注入半导体衬底110的顶部。根据一些实施例，第三掺杂剂具有与半导体衬底110中的第一掺杂剂相同的导电类型以中和被缺陷d捕获的载流子(例如，电子)。

因此，根据一些实施例，第三掺杂剂具有第一类型导电性。在一些实施例中，第一类型导电性是p型。根据一些实施例，第三掺杂剂包括诸如硼(b)或铝(al)的iiia族元素。在一些实施例中，第一掺杂剂和第三掺杂剂由相同的材料制成。在一些实施例中，半导体衬底110的顶部中的第三掺杂剂的掺杂浓度大于半导体衬底110中的第一掺杂剂的掺杂浓度。

根据一些实施例，在注入工艺之后，在半导体衬底110的顶部实施退火工艺。根据一些实施例，退火工艺将引起在半导体衬底110的顶部熔化和再结晶。根据一些实施例，退火工艺激活第三掺杂剂并且修复顶部中的缺陷d。第三掺杂剂可以与组成半导体衬底110的元素的悬空键接合。

因此，根据一些实施例，注入工艺和退火工艺能够修复缺陷d从而减小半导体衬底110中的泄露电流。结果，根据一些实施例，提高了半导体衬底110的产量。

根据一些实施例，将半导体衬底110的顶部熔化和再结晶以形成掺杂的层113。在一些实施例中，掺杂的层113中的第三掺杂剂的第一掺杂浓度大于半导体衬底110中的第一掺杂剂的第二掺杂浓度。

根据一些实施例，第三掺杂剂的第一掺杂浓度与第一掺杂剂的第二掺杂浓度的比率在从约10至约10⁶的范围内。根据一些实施例，掺杂的层113也被称为重掺杂层。根据一些实施例，掺杂的层113覆盖有源区114a和114b以及隔离掺杂结构112。

根据一些实施例，掺杂的层113形成在半导体衬底110的表面111c上方。根据一些实施例，表面111c与表面111a相对。根据一些实施例，掺杂的层113覆盖整个表面111c。根据一些实施例，掺杂的层113是连续膜。根据一些实施例，掺杂的层113覆盖表面111c的部分。

如图1g所示，根据一些实施例，去除掺杂的层113、半导体衬底110和隔离结构120的部分。根据一些实施例，在去除工艺之后，形成穿孔h1和h2。根据一些实施例，穿孔h1和h2的每一个均穿过掺杂的层113、半导体衬底110和隔离结构120并暴露介电层140的部分。根据一些实施例，去除工艺包括光刻工艺和蚀刻工艺。

根据一些实施例，如图1g所示，绝缘层191形成在掺杂的层113上方以及形成在穿孔h1和h2的侧壁s和底面b上方。根据一些实施例，绝缘层191由诸如氢化的碳氧化硅(sico:h)、氮氧化硅、氧化硅、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟化硅酸盐玻璃(fsg)、低k材料、多孔介电材料或它们的组合的任何合适的绝缘材料制成。通过化学汽相沉积工艺或其他合适的工艺形成绝缘层191。

如图1h所示，根据一些实施例，去除绝缘层191、介电层140和240以及钝化层160和260的部分。根据一些实施例，在去除工艺之后，形成凹槽r1和r2。根据一些实施例，凹槽r1穿过绝缘层191并进入介电层140内以暴露布线层152的部分。

根据一些实施例，凹槽r2穿过绝缘层191、介电层140、钝化层160和260并进入介电层240内以暴露布线层152和254的部分。根据一些实施例，去除工艺包括光刻工艺和蚀刻工艺。

此后，根据一些实施例，导电层(未示出)形成在绝缘层191上方以及形成在凹槽r1和r2以及穿孔h1和h2中。然后，根据一些实施例，去除绝缘层191和导电层的位于凹槽r1和r2以及穿孔h1和h2外部的部分。根据一些实施例，去除工艺包括化学机械抛光工艺。

根据一些实施例，保留在凹槽r1以及穿孔h1中的导电层形成导电结构c2。根据一些实施例，保留在凹槽r2以及穿孔h2中的导电层形成导电结构c1。根据一些实施例，导电结构c1和c2也称为导电插塞。

根据一些实施例，导电结构c1穿过掺杂的层113、半导体衬底110、隔离结构120、介电层140、钝化层160和260并进入介电层240内。根据一些实施例，导电结构c1电连接至布线层152、252和254、导电通孔结构154、258和256以及栅极134和234。

根据一些实施例，导电结构c2穿过掺杂的层113、半导体衬底110和隔离结构120并进入介电层140。根据一些实施例，导电结构c2电连接至布线层152。根据一些实施例，导电结构c1和c2通过绝缘层191与掺杂的层113和半导体衬底110电绝缘。

根据一些实施例，如图1i所示，钝化层192形成在掺杂的层113、绝缘层191和导电结构c1和c2上方。钝化层192可以由诸如氮氧化硅或氧化硅的任何合适的介电材料制成。根据一些实施例，如图1i所示，再分布层193形成在钝化层192中以电连接至导电结构c1和c2。根据一些实施例，钝化层192具有暴露再分布层193的部分的开口192a。

如图1i所示，根据一些实施例，钝化层194形成在钝化层192和再分布层193上方。根据一些实施例，钝化层194具有暴露再分布层193的部分的开口194a。钝化层194可以由诸如氮氧化硅或氧化硅的任何合适的介电材料制成。

如图1i所示，根据一些实施例，凸块下金属(ubm)层195形成在开口194a的侧壁和底部上方以电连接至再分布层193。在一些实施例中，ubm层195包括铬(cr)、铜(cu)、金(au)、钛(ti)、钨(w)、其他合适的材料或它们的组合。

如图1i所示，根据一些实施例，形成导电凸块196a和196b以填充钝化层194中的开口194a。根据一些实施例，导电凸块196a和196b的每一个均电连接至相应的ubm层195和再分布层193。根据一些实施例，导电凸块196a在有源区114a上方。

根据一些实施例，导电凸块196b在有源区114b上方。根据一些实施例，导电凸块196a和196b分别覆盖有源区114a和114b。根据一些实施例，导电凸块196a和196b由诸如合金或金属的不透明导电材料制成。在一些实施例中，导电凸块196a和196b是焊料凸块。根据一些实施例，在该步骤中，形成半导体器件结构100。

根据一些实施例，半导体衬底110的厚度t1’小于衬底210的厚度t2。根据一些实施例，半导体衬底110的厚度t1’与衬底210的厚度t2的比率在从约0.01至约0.001的范围内。根据一些实施例，掺杂的层113的厚度t3小于隔离掺杂区112的厚度t4。

在一些实施例中，第一类型导电性是n型，以及第二类型导电性是p型。根据一些实施例，第一掺杂剂包括诸如氮(n)或磷(p)的va族元素。根据一些实施例，第二掺杂剂包括诸如硼(b)或铝(al)的iiia族元素。根据一些实施例，第三掺杂剂具有n型导电类型，并且第三掺杂剂包括诸如氮(n)或磷(p)的va族元素。

在一些实施例中，掺杂的层113暴露有源区114a和114b以及隔离掺杂区112的部分。例如，掺杂的层113仅仅覆盖隔离掺杂区112(如图1i-1所示)，仅仅覆盖有源区114a和114b(如图1i-2所示)或仅仅覆盖有源区114b和邻近有源区114b的隔离掺杂区112(如图1i-3所示)。

图2是根据一些实施例的半导体器件结构的截面图。如图2所示，根据一些实施例，除了导电结构c1和c2分别电连接至重掺杂区114a’和114b’之外，半导体器件结构200与图1i的半导体器件结构100类似。根据一些实施例，重掺杂区114a’和114b’分别形成在有源区114a和114b中。

根据一些实施例，重掺杂区114a’和114b’掺杂有第二掺杂剂(未示出)。根据一些实施例，第二掺杂剂具有第二类型导电性。根据一些实施例，重掺杂区114a’和114b’与有源区114a和114b掺杂有具有相同导电类型的掺杂剂。

根据一些实施例，重掺杂区114a’和114b’的掺杂浓度大于有源区114a和114b的掺杂浓度。根据一些实施例，通过导电部件c1和c2向重掺杂区114a’和114b’之间施加电压差，可以测量泄露电流和短路。

图3a至图3e是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图3e-1到图3e-3是根据一些实施例的图3e的半导体器件结构300的变化的截面图。

根据一些实施例，如图3a所示，在图1e的步骤之后，氧化物层310形成在半导体衬底110的表面111b上方。氧化物层310包括氧化硅或其他合适的材料。氧化物层310的形成包括热氧化工艺或其他合适的工艺。氧化物层310的形成可以修复缺陷d(如图1e所示)。

如图3a所示，根据一些实施例，在氧化物层310上方形成电荷层(chargedlayer)320。根据一些实施例，电荷层320覆盖有源区114a和114b和/或隔离掺杂结构112。根据一些实施例，电荷层320覆盖整个表面111b。根据一些实施例，电荷层320是连续层。根据一些实施例，电荷层320覆盖表面111b的部分。

根据一些实施例，氧化物层310在电荷层320和半导体衬底110之间。根据一些实施例，半导体衬底310的厚度t5小于电荷层320的厚度t6。在一些实施例中，当第一类型导电性是p型(例如,第二类型导电性是n型)时，电荷层320是负电荷层。

因此,根据一些实施例，电荷层320包括半导体衬底110中的正载流子(例如,电子空穴)以中和被缺陷d捕获的负载流子(例如，电子)从而防止半导体衬底110中的泄露电流。

根据一些实施例，电荷层320(或负电荷层)包括高k材料。根据一些实施例，电荷层320(或负电荷层)包括hfo2、al2o3或ta2o5。通过化学汽相沉积(cvd)工艺或其他合适的工艺形成电荷层320(或负电荷层)。

同样的，当第一类型导电性是n型(例如,第二类型导电性是p型)，电荷层320是正电荷层。因此,根据一些实施例，电荷层320包括半导体衬底110中的负载流子(例如,电子)以中和被缺陷d捕获的负载流子(例如，电子空穴)从而防止半导体衬底110中的泄露电流。

根据一些实施例，在一些实施例中，电荷层320(或负电荷层)包括氮化硅、氧化硅或碳化硅。通过等离子体增强化学汽相沉积(pecvd)工艺或其他合适的工艺形成电荷层320(或负电荷层)。

如图3b所示，根据一些实施例，在电荷层320上方形成电荷层330。根据一些实施例，电荷层320和电荷层330具有相同的电荷极性以及由不同的材料制成。根据一些实施例，电荷层320和330都是负电荷层或者都是正电荷层。在一些实施例中，电荷层320包括hfo2以及电荷层330包括al2o3或ta2o5。电荷层320和330可以一起诱导(induce)比仅通过电荷层320诱导的正电荷更多的正电荷。在一些实施例中，没有形成电荷层330。

如图3c所示，根据一些实施例，钝化层340形成在电荷层330上方。根据一些实施例，钝化层340配置为在随后的工艺期间防止电荷层320和330受到损害。钝化层340可以包括诸如氮氧化硅或氧化硅的任何合适的介电材料。使用cvd工艺或其他合适的工艺来形成钝化层340。

如图3d所示，根据一些实施例，提供了类似于图1g到图1h的步骤的步骤。步骤还包括去除氧化物层310、电荷层320和330以及钝化层340的部分。根据一些实施例，穿孔h1或h2的每一个均穿过氧化物层310、电荷层320和330、钝化层340、半导体衬底110以及隔离结构120。

根据一些实施例，凹槽r1穿过绝缘层191并进入介电层140内以暴露布线层152的部分。根据一些实施例，凹槽r2穿过绝缘层191、介电层140、钝化层160和260并进入介电层240内以暴露布线层152和254的部分。

根据一些实施例，导电结构c1穿过氧化物层310、电荷层320和330、钝化层340、半导体衬底110、隔离结构120、介电层140、钝化层160并进入介电层240内。根据一些实施例，导电结构c1电连接至布线层152、252和254、导电通孔结构154、258和256以及栅极134和234。

根据一些实施例，导电结构c2穿过氧化物层310、电荷层320和330、钝化层340、半导体衬底110、隔离结构120并进入介电层140内。根据一些实施例，导电结构c2电连接至布线层152。根据一些实施例，导电结构c1和c2通过绝缘层191与半导体衬底110电绝缘。

根据一些实施例，如图3e所示，在图1i的步骤之前，形成钝化层192、再分布层193、钝化层194、凸块下金属(ubm)层195以及导电凸块196a和196b。钝化层192、再分布层193、钝化层194、凸块下金属(ubm)层195以及导电凸块196a和196b的结构和材料与图1i中的这些(层或部件)相同，本文中不再赘述。根据一些实施例，半导体衬底110的厚度t1’小于衬底210厚度t2。根据一些实施例，在该步骤中，形成半导体器件结构300。

在一些实施例中，氧化物层310以及电荷层320和330暴露有源区114a和114b以及隔离掺杂区112的部分。例如，氧化物层310以及电荷层320和330仅仅覆盖隔离掺杂区112(如图3e-1所示)，仅仅覆盖有源区114a和114b(如图3e-2所示)或仅仅覆盖有源区114b和邻近有源区114b的隔离掺杂区112(如图3e-3所示)。

图4a至图4c是根据一些实施例的用于形成半导体器件结构400的工艺的各个阶段的截面图。图4c-1到图4c-3是根据一些实施例的图4c的半导体器件结构400的变化的截面图。

根据一些实施例，如图4a所示，在图1e的步骤之后，绝缘层410形成在半导体衬底110的表面111b上方。根据一些实施例，绝缘层410包括诸如氮氧化硅、氧化硅、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟化硅酸盐玻璃(fsg)、低k材料、多孔介电材料或它们的组合的任何合适的绝缘材料。

如图4a所示，根据一些实施例，导电层420形成在绝缘层410上方。根据一些实施例，导电层420覆盖有源区114a和114b和/或隔离掺杂结构112。根据一些实施例，导电层420包括不透明导电材料。根据一些实施例，导电层420包括诸如铜、铝或钨的金属材料。根据一些实施例，导电层420覆盖整个表面111b。根据一些实施例，导电层420覆盖表面111b的部分。根据一些实施例，绝缘层410使导电层420与半导体衬底110电绝缘。

如图4b所示，根据一些实施例,实施了类似于图1g到图1h的步骤的步骤。步骤还包括去除绝缘层410以及导电层420的部分。根据一些实施例，穿孔h1或h2的每一个均穿过绝缘层410、导电420、半导体衬底110和隔离结构120。

根据一些实施例，凹槽r1穿过绝缘层191并进入介电层140内以暴露布线层152的部分。根据一些实施例，凹槽r2穿过绝缘层191、介电层140、钝化层160和260并进入介电层240内以暴露布线层152和254的部分。

根据一些实施例，导电结构c1穿过绝缘层410、导电层420、半导体衬底110、隔离结构120、介电层140、钝化层160和260并进入介电层240内。根据一些实施例，导电结构c1电连接至布线层152、252和254，导电通孔结构154、258和256以及栅极134和234。

根据一些实施例，导电结构c2穿过绝缘层410、导电层420、半导体衬底110和隔离结构120并进入介电层140。根据一些实施例，导电结构c2电连接至布线层152。根据一些实施例，导电结构c1和c2通过绝缘层191与半导体衬底110电绝缘。

根据一些实施例，如图4c所示，在图1i的步骤之后，形成钝化层192、再分布层193、钝化层194、凸块下金属(ubm)层195以及导电凸块196a和196b。钝化层192、再分布层193、钝化层194、凸块下金属(ubm)层195以及导电凸块196a和196b的结构和材料与图1i中的这些(层或部件)相同，本文中不再赘述。根据一些实施例，半导体衬底110的厚度t1’小于衬底210厚度t2。

根据一些实施例，如图4c所示，向导电层420施加电压v。根据一些实施例，当第一类型导电性是p型(例如,半导体衬底110是p型半导体衬底)时，电压v是负的从而在邻近表面111b的半导体衬底110中引发正电荷(例如，电子空穴)。正电荷可以中和被缺陷d(如图1e所示)捕获的负电荷(例如，电子)从而防止半导体衬底110中的漏电流。

类似地，根据一些实施例，当第一类型导电性是n型(例如,半导体衬底110是n型半导体衬底)时，电压v是正的从而在邻近表面111b的半导体衬底110中引发负电荷(例如，电子)。负电荷可以中和被缺陷d(如图1e所示)捕获的正电荷(例如，电子空穴)从而防止半导体衬底110中的漏电流。根据一些实施例，在该步骤中，形成半导体器件结构400。

在一些实施例中，绝缘层410以及导电层420暴露有源区114a和114b以及隔离掺杂区112的部分。例如，绝缘层410以及导电层420仅仅覆盖隔离掺杂区112(如图4c-1所示)，仅仅覆盖有源区114a和114b(如图4c-2所示)或仅仅覆盖有源区114b和邻近有源区114b的隔离掺杂区112(如图4c-3所示)。

根据一些实施例，提供了一种半导体器件结构。半导体器件结构具有掺杂的层、电荷层或位于半导体衬底上方的修复半导体衬底中的缺陷的导电层。因此，降低了半导体衬底中的漏电流。结果，改进了半导体器件结构的性能。

根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括具有第一表面和第二表面的半导体衬底。半导体衬底具有有源区。半导体衬底掺杂有具有第一类型导电性的第一掺杂剂。有源区邻近第一表面并掺杂有具有第二类型导电性的第二掺杂剂。半导体衬底包括位于第二表面上方并掺杂有具有第一类型导电性的第三掺杂剂的掺杂的层。在一些实施例中，掺杂的层中的第三掺杂剂的第一掺杂浓度大于半导体衬底中的第一掺杂剂的第二掺杂浓度。半导体器件结构包括位于掺杂的层上方的导电凸块。

根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括具有第一表面和第二表面的半导体衬底。半导体衬底具有有源区。半导体衬底掺杂有具有第一类型导电性的第一掺杂剂。有源区邻近第一表面并掺杂有具有第二类型导电性的第二掺杂剂。半导体器件结构包括位于第二表面上方的第一电荷层。当第一类型导电性是p型时，第一电荷层是负电荷层。当第一类型导电性是n型时，第一电荷层是正电荷层。

根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括具有第一表面和第二表面的半导体衬底。半导体衬底具有有源区。半导体衬底掺杂有具有第一类型导电性的第一掺杂剂。有源区邻近第一表面并掺杂有具有第二类型导电性的第二掺杂剂。半导体器件结构包括位于第二表面上方的绝缘层。半导体器件结构包括位于绝缘层上方的导电层。导电层覆盖有源区。

根据本发明的一个实施例，提供了一种半导体器件结构，包括：半导体衬底，具有第一表面和第二表面，其中，所述半导体衬底具有有源区，所述半导体衬底掺杂有具有第一类型导电性的第一掺杂剂，以及所述有源区邻近所述第一表面并且掺杂有具有第二类型导电性的第二掺杂剂；掺杂的层，位于所述第二表面上方并掺杂有具有所述第一类型导电性的第三掺杂剂，其中，所述掺杂的层中的所述第三掺杂剂的第一掺杂浓度大于所述半导体衬底中的所述第一掺杂剂的第二掺杂浓度；以及导电凸块，位于所述掺杂的层上方。

在上述半导体器件结构中，所述导电凸块位于所述有源区上方。

在上述半导体器件结构中，还包括：衬底，接合至所述第一表面，其中，所述半导体衬底的第一厚度小于所述衬底的第二厚度。

在上述半导体器件结构中，还包括：第一器件层，位于所述第一表面上方并且电连接至所述导电凸块；以及第二器件层，位于所述第一器件层和所述衬底之间并且电连接至所述第一器件层。

在上述半导体器件结构中，还包括：导电结构，穿过所述半导体衬底和所述第一器件层以电连接至所述导电凸块、所述第一器件层和所述第二器件层。

在上述半导体器件结构中，所述掺杂的层是连续膜并且覆盖整个所述第二表面。

在上述半导体器件结构中，还包括：隔离结构，嵌入在所述半导体衬底中并且围绕所述有源区；以及隔离掺杂区，位于所述半导体衬底中并且位于所述隔离结构下方，其中，所述隔离掺杂区掺杂有具有第一类型导电性的第四掺杂剂，以及所述隔离掺杂区中的所述第四掺杂剂的第三掺杂浓度大于所述半导体衬底中的所述第一掺杂剂的所述第二掺杂浓度。

在上述半导体器件结构中，所述掺杂的层的第一厚度小于所述隔离掺杂区的第二厚度。

根据本发明的另一实施例，还提供了一种半导体器件结构，包括：半导体衬底，具有第一表面和第二表面，其中，所述半导体衬底具有有源区，所述半导体衬底掺杂有具有第一类型导电性的第一掺杂剂，以及所述有源区邻近所述第一表面并且掺杂有具有第二类型导电性的第二掺杂剂；第一电荷层，位于所述第二表面上方，其中，当所述第一类型导电性是p型时，所述第一电荷层是负电荷层，以及当所述第一类型导电性是n型时，所述第一电荷层是正电荷层。

在上述半导体器件结构中，所述负电荷层包括高k材料。

在上述半导体器件结构中，所述负电荷层包括hfo2、al2o3或ta2o5。

在上述半导体器件结构中，还包括：氧化物层，位于所述第一电荷层和所述半导体衬底之间。

在上述半导体器件结构中，还包括：第二电荷层，位于所述第一电荷层上方，其中，所述第一电荷层和所述第二电荷具有相同的电荷极性并且由不同的材料制成。

在上述半导体器件结构中，所述正电荷层包括氧化硅、氮化硅或碳化硅。

在上述半导体器件结构中，所述第一电荷层覆盖整个所述第二表面。

根据本发明的又一实施例，还提供了一种半导体器件结构，包括：半导体衬底，具有第一表面和第二表面，其中，所述半导体衬底具有有源区，所述半导体衬底掺杂有具有第一类型导电性的第一掺杂剂，以及所述有源区邻近所述第一表面并且掺杂有具有第二类型导电性的第二掺杂剂；绝缘层，位于所述第二表面上方；以及导电层，位于所述绝缘层上方，其中，所述导电层位于所述有源区上方。

在上述半导体器件结构中，所述导电层包括金属材料。

在上述半导体器件结构中，所述导电层覆盖整个所述第二表面。

在上述半导体器件结构中，还包括：衬底，接合至所述第一表面，其中，所述半导体衬底的第一厚度小于所述衬底的第二厚度。

在上述半导体器件结构中，所述绝缘层将所述导电层与所述半导体衬底电隔离。

上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。