半导体存储器装置的制作方法

相关申请案的交叉参考

本申请案以2015年12月30日申请的美国临时专利申请案62/272,733以及2016年7月1日申请的美国非临时专利申请案15/200,254为基础且主张其优先权益；所述美国临时专利申请案和美国非临时专利申请案的全部内容以引入的方式并入本文中。

实施例涉及半导体存储器装置。

背景技术：

已提出包含堆叠本体和刺穿此堆叠本体的柱状结构的堆叠型半导体存储器装置，所述堆叠本体包含交替地堆叠的导电膜和绝缘膜。在所述堆叠型半导体存储器装置中，在所述柱状结构与所述导电膜之间的每一交叉部分处提供一存储器单元。在所述堆叠型半导体存储器装置中，需要高速操作。

技术实现要素：

根据一个实施例的一种半导体存储器装置包含堆叠本体、多个柱状结构、电荷存储膜和绝缘膜。所述堆叠本体包含沿着第一方向堆叠且彼此隔开的多个电极膜。所述多个柱状结构在所述第一方向上延伸，刺穿所述堆叠本体，且其包含半导体层。在所述柱状结构中的一者与所述电极膜之间提供电荷存储膜。绝缘膜分隔安置在所述堆叠本体的上部部分中的电极膜中的一者，且不分隔安置在所述堆叠本体的下部部分中的电极膜中的另一者。安置在所述绝缘膜的一侧上的柱状结构之间的最短距离短于以在柱状结构之间插置绝缘膜的方式安置的柱状结构之间的最短距离。

根据所述实施例，可提供能够高速操作的半导体存储器装置。

附图说明

图1是说明根据一实施例的半导体存储器装置的透视图；

图2是说明根据实施例的半导体存储器装置的一部分的截面图；

图3是说明根据实施例的半导体存储器装置的一部分的截面图；

图4是沿着图2中所展示的线e1-e2的示意性截面图；

图5是沿着图2中所展示的线f1-f2的示意性截面图；

图6a到图6b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图7a到图7b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图8a到图8b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图9a到图9b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图10a到图10b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图11a到图11b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图12a到图12b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图13a到图13b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图14a到图14b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图15a到图15b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图16a到图16b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图17a到图17b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图18a到图18b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图19a到图19b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图20a到图20b是说明用于制造根据实施例的半导体存储器装置的方法的截面图；

图21a到图21b是说明所述半导体存储器装置的特征的曲线图。

图22a到图22b是说明所述半导体存储器装置的特征的曲线图。

图23是说明所述半导体存储器装置的特征的曲线图。

具体实施方式

现将参考各图描述实施例。

图1是说明根据实施例的半导体存储器装置的透视图。

如图1中所展示，在根据实施例的半导体存储器装置1中，提供硅衬底10。为方便在说明书中描述，下文采用xyz正交坐标系。平行于硅衬底10的上部表面且彼此正交的两个方向定义为“x方向”和“y方向”，且垂直于硅衬底10的上部表面的方向定义为“z方向”。

在硅衬底10上提供绝缘膜11。在绝缘膜11上提供堆叠本体13。在堆叠本体13中，源极侧选择栅电极sgs、多个绝缘膜12、多根字线wl和漏极侧选择栅电极sgd沿着z方向堆叠。绝缘膜12和字线wl交替地堆叠。在堆叠本体13中，提供单个或多个漏极侧选择栅电极sgd。漏极侧选择栅电极sgd中的每一者在x方向上被分隔，且在所述漏极侧选择栅电极之间提供绝缘膜37。绝缘膜37在y方向上延伸。

图2是说明根据实施例的半导体存储器装置的一部分的截面图。

图2展示图1的pa截面部分。如图2中所展示，在所述部分pa中，堆叠本体13中提供多个柱状结构sp。柱状结构sp中的每一者在z方向上延伸，且包含作为半导体层的硅层。如从z方向观看，所述多个柱状结构sp的中心安置在晶格la的晶格点lp处。晶格la经配置形成在u方向上延伸且等间隔布置的多条虚直线lu以及在w方向上延伸且等间隔布置的多条虚直线lw。u方向相对于x方向和y方向倾斜；w方向也相对于x方向和y方向倾斜；且u方向与w方向穿过彼此。u方向与w方向所形成的角度可为任意的，且可能是90度或可能不是90度。然而，在晶格点lp中，在位于堆叠本体13在x方向上的中心平面s中的晶格点lp处没有安置柱状结构sp。中心平面s为yz平面。出于此原因，沿着中心平面s中的y方向布置其处未安置柱状结构sp的晶格点lp。

沿着x方向布置在一行中的多个柱状结构sp被称为柱状结构组spg1(第一排柱状结构)。沿着x方向布置在一行中的多个柱状结构sp(与柱状结构组spg1不同的组)被称为柱状结构组spg2(第二排柱状结构)。

图3是说明根据实施例的半导体存储器装置的一部分的截面图。

图3展示图2的一部分。如图3中所展示，在柱状结构组spg1中，依序沿着x方向布置柱状结构sp1(第一柱状结构)到柱状结构sp4(第四柱状结构)。

柱状结构sp1的中心p1与柱状结构sp2的中心p2之间的距离被定义为中心间距离l1。柱状结构sp2的中心p2与柱状结构sp3的中心p3之间的距离被定义为中心间距离l2。柱状结构sp3的中心p3与柱状结构sp4的中心p4之间的距离被定义为中心间距离l3。中心间距离l1短于中心间距离l2。中心间距离l3短于中心间距离l2。在柱状结构组spg1中，并不在包含中心平面s的中心部分处提供柱状结构sp。

举例来说，在柱状结构组spg2中，依序沿着x方向布置柱状结构sp5(第五柱状结构)到柱状结构sp8(第八柱状结构)。

柱状结构组spg1中在x方向上的柱状结构sp的位置与柱状结构组spg2中在x方向上的柱状结构sp的位置不同。举例来说，x方向上的柱状结构sp1的位置与x方向上的柱状结构sp5的位置不同。因此，柱状结构组spg1中在x方向上的柱状结构sp的中心p的位置与柱状结构组spg2中在x方向上的柱状结构sp的中心p的位置不同。

x方向上的柱状结构sp5的位置位于x方向上的柱状结构sp1的位置与x方向上的柱状结构sp2的位置之间。x方向上的柱状结构sp6的位置位于x方向上的柱状结构sp2的位置与x方向上的柱状结构sp3的位置之间。x方向上的柱状结构sp7的位置位于x方向上的柱状结构sp2的位置与x方向上的柱状结构sp3的位置之间。x方向上的柱状结构sp8的位置位于x方向上的柱状结构sp3的位置与x方向上的柱状结构sp4的位置之间。

x方向上柱状结构sp1的中心p1与柱状结构sp5的中心p5之间的中心间距离l4短于中心p5与柱状结构sp6的中心p6之间的中心间距离l5以及中心p6与柱状结构sp7的中心p7之间的中心间距离l6。

x方向上的中心p5的位置根据x方向上的中心间距离l4相较于x方向上的中心p1的位置而移位。

x方向上的中心间距离l1、l3、l5和l6大体上彼此相等。中心间距离l2大约是中心间距离l1的两倍，且中心间距离l4大约是中心间距离l1的二分之一。

从绝缘膜37处观看，柱状结构sp安置在x方向上的两侧。则，柱状结构sp之间的最短距离d1短于经安置具有绝缘膜37插置其间的柱状结构sp之间的最短距离d2。

图4是沿着图2中所展示的线e1-e2的示意性截面图。

图5是沿着图2中所展示的线f1-f2的示意性截面图。

如图4和图5中所展示，在硅衬底10上提供多个绝缘部件63。绝缘部件63中的每一者沿着yz平面从硅衬底10铺展到漏极侧选择栅电极sgd。在彼此邻近的两个绝缘部件63之间，提供所述多个柱状结构sp。

所述多个柱状结构sp中的每一者在z方向上从漏极侧选择栅电极sgd刺入到硅衬底10的内部。如上文所描述，在柱状结构sp中提供作为半导体层的硅层。硅层的形状可为其内部填充有硅的圆柱形状，或可为中心轴在z方向上延伸的圆管形状。当所述硅层的形状为圆管形时，可在柱状结构sp中提供由例如氧化硅制成的绝缘芯部件。

在柱状结构sp的一侧表面上提供隧道绝缘膜31。在隧道绝缘膜31的一侧表面上提供电荷存储膜32。在电荷存储膜32与堆叠本体13之间提供阻断绝缘膜33。由隧道绝缘膜31、电荷存储膜32和阻断绝缘膜33形成的堆叠膜被称为存储器膜30。

阻断绝缘膜33是即使在施加处于半导体存储器装置1的驱动电压的范围内的电压时也基本上不允许电流流通的膜。电荷存储膜32是能够存储电荷的膜。隧道绝缘膜31是通常为绝缘但在施加处于半导体存储器装置1的驱动电压的范围内的预定电压时允许隧道电流流通的膜。在柱状结构sp与字线wl之间的交叉部分处，由柱状结构sp、存储器膜30和字线wl形成存储器单元。

在柱状结构sp上提供在z方向上延伸的接点21，且在接点21上提供在x方向上延伸且在y方向上隔开的多个位线bl。柱状结构sp经由接点21连接到位线bl。

在漏极侧选择栅电极sgd和绝缘部件63上提供绝缘膜38。在硅衬底10上提供在z方向上刺穿绝缘膜38和绝缘部件63的接点18。接点18连接到硅衬底10。在接点18上提供在y方向上延伸的源极线sl，且所述源极线sl连接到接点18。

硅衬底10由例如含有硅(si)的半导体材料形成。将杂质引入到硅衬底10的上层部分中，以使得所述上层部分导电。绝缘膜11和绝缘膜12由例如氧化硅(sio2)的绝缘材料形成。接点18、接点21、字线wl、源极线sl和位线bl由例如钨(w)或多晶硅的导电材料形成。阻断绝缘膜33由例如氧化硅、金属氧化物或其类似者形成。电荷存储膜32由例如氮化硅(si3n4)的绝缘材料形成。应注意，电荷存储膜32可由例如多晶硅的导电材料形成。在这种情况下，电荷存储膜32充当浮动栅电极。隧道绝缘膜31由例如氧化硅形成。柱状结构sp由例如含有硅的半导体材料形成。

将描述一种用于制造根据实施例的半导体存储器装置的方法。

图6a到图20b是说明用于制造根据实施例的半导体存储器装置的方法的截面图。应注意，图6a是沿着图2中的线f1-f2的截面图，且图6b是沿着图2中的线e1-e2的截面图。图7a到图20b中同样如此安排。

如图6a和图6b中所展示，由例如sio2制成的绝缘膜11形成于硅衬底10上。此外，绝缘膜12与牺牲膜70交替地堆叠以形成堆叠本体13。绝缘膜12由例如氧化硅形成。牺牲膜70由例如氮化硅的材料形成，通过所述材料获得在绝缘膜12与牺牲膜70之间的蚀刻选择性。

接下来，例如，非晶硅经沉积以在堆叠本体13上形成硬掩模49。氧化硅通过例如cvd方法使用teos(正硅酸乙酯：si(oc2h5)4)作为原料以在硬掩模49上形成绝缘膜50(teos膜50)而沉积。含碳膜51通过例如涂覆方法而形成于绝缘膜50上。sog(旋涂式玻璃)膜52形成于含碳膜51上。抗蚀膜53形成于sog膜52上。

接下来，使用多极光源将抗蚀膜53曝露。此时，例如通过将曝露掩模(未展示)的开口安置在光强度因绕射波的干扰而具有局部最大值的位置处，可执行具有高准确度的曝露。确切地说，如图2中所展示，曝露掩模的开口与晶格la的晶格点lp对齐，所述晶格la经配置形成在u方向上延伸且等间隔布置的多条虚直线lu以及在w方向上延伸且等间隔布置的多条虚直线lw。接下来，将抗蚀膜53显影。由此，在抗蚀膜53中形成开口，所述开口位于每一者以晶格点lp为中心的区域中。以此方式，将抗蚀膜53图案化，且形成存储器孔mh和假孔dmy。应注意，存储器孔mh以交错方式布置，且假孔dmy沿着y方向呈一行布置。

接下来，如图7a和图7b中所展示，使用抗蚀膜53作为掩模执行蚀刻。由此，将含碳膜51和teos膜50图案化。

接下来，如图8a和图8b中所展示，通过使用含碳膜51和teos膜50作为掩模执行蚀刻来将硬掩模49图案化。以此方式，在堆叠本体13上形成由硬掩模49形成的第一掩模图案。

如图9a和图9b中所展示，抗蚀膜54形成于整个表面上，且嵌入teos膜50和硬掩模49中的经蚀刻的部分中。

接下来，如图10a和图10b中所展示，将抗蚀膜54回蚀以曝露teos膜50的上部部分。接下来，通过在整个表面上形成sog膜55且将上部表面平坦化来覆盖teos膜50和抗蚀膜54。接下来，抗蚀膜56形成于sog膜55上。接下来，将抗蚀膜56曝露和显影，且将抗蚀膜56图案化以便盖住假孔dmy但不盖住存储器孔mh。

接下来，如图11a和图11b中所展示，通过使用抗蚀膜56作为掩模执行rie(反应性离子蚀刻)，将sog膜55从形成有存储器孔mh的区域中去除，且去除teos膜50中从硬掩模49的上部表面突起的部分。由此，曝露嵌在存储器孔mh中的抗蚀膜54。

接下来，如图12a和图12b中所展示，通过灰化或其类似者将抗蚀膜54从存储器孔mh内去除。

接下来，如图13a和图13b中所展示，使用湿式制程或例如rie的干式制程来去除sog膜55和teos膜50。以此方式，形成由抗蚀膜54形成的第二掩模图案。

接下来，如图14a和图14b中所展示，将抗蚀膜54降到大约中部处。通过利用rie或其类似者处理此状态中的堆叠本体13，将存储器孔mh经由图15a和图15b中所展示的处理中间状态处理到如图16a和图16b中所展示的最终深度，且因此开出堆叠本体13中的存储器孔mh。

接下来，如图17a和图17b中所展示，将抗蚀膜57完全嵌入。此时，抗蚀膜57也嵌入存储器孔mh中。

接下来，如图18a和图18b中所展示，执行对抗蚀膜57的回蚀以从存储器孔mh中的上部部分去除抗蚀膜57，且将存储器孔mh之外的区域中的抗蚀膜57去除。然而，在存储器孔mh中，抗蚀膜57留在除所述上部部分之外的一部分中。

接下来，如图19a和图19b中所展示，通过例如干式蚀刻来去除硬掩模49。

接下来，如图20a和图20b中所展示，将抗蚀膜57去除。由此，有可能仅在堆叠本体13中形成存储器孔而不形成假孔dmy。以此方式，当e1-e2横截面与f1-f2横截面之间的开口的规律性不同时可通过连续工艺在所要位置开出存储器孔mh图案。

在此之后的过程与一般三维堆叠存储器的制造过程相同，且因此将极为简要地予以描述。应注意，下文所描述的制造过程要素未必限制所述专利的制造方法，且在开出存储器孔之后的各种制造方法均适用。

也就是说，如图4和图5中所展示，通过将阻断绝缘膜33、电荷存储膜32和隧道绝缘膜31依序沉积在存储器孔mh的内表面上而形成存储器膜30。接下来，在存储器膜30的表面上形成硅覆盖层，且从存储器孔mh的底部表面去除所述硅覆盖层和存储器膜30以曝露硅衬底10。接下来，沉积本体硅。由所述硅覆盖层和所述本体硅形成柱状结构sp。所述柱状结构sp的下部末端连接到硅衬底10。

接下来，去除堆叠本体13中的最上部阶段处的绝缘膜12中包含中心平面s的部分，以形成在y方向上延伸的沟槽。接着，绝缘膜37嵌入此沟槽中。由此，最上部阶段处的牺牲膜70在中心平面s中的每一者处被分隔。

接下来，在堆叠本体13中，在设置有源极孔sh的区域中形成缝隙。所述缝隙中包含在y方向上延伸的线形部分。使所述缝隙到达硅衬底10。由此，堆叠本体13被所述缝隙分隔。

接下来，通过贯穿所述缝隙执行湿式蚀刻而去除牺牲膜70。接着，通过将例如钨的导电材料沉积贯穿所述缝隙，使所述导电材料嵌入在去除牺牲膜70之后的空隙中。接下来，通过执行蚀刻去除沉积在所述缝隙中的导电材料。由此，在去除牺牲膜70之后的空隙中的每一者中形成电极膜。此时，在堆叠本体13中的上部阶段部分中的电极膜充当漏极侧选择栅电极sgd，在下部阶段部分中的电极膜充当源极侧选择栅电极sgs，且除那些电极膜之外的电极膜充当字线wl。应注意，漏极侧选择栅电极sgd和源极侧选择栅电极sgs可各自通过将多个阶段的电极膜连接到彼此而形成。

接下来，将绝缘部件63嵌入所述缝隙中。接下来，在绝缘部件63中形成接点18。使接点18的下部末端到达硅衬底10。接下来，在绝缘膜38上形成绝缘膜39。接下来，在y方向上延伸的源极线sl形成于绝缘膜39中且连接到接点18的上部末端。此外，接点21经形成以便刺穿绝缘膜39和绝缘膜38，且连接到柱状结构sp的上部末端。接下来，在x方向上延伸的位线bl形成于绝缘膜39上且连接到接点21。

由此，形成半导体存储器装置1。

接下来，将描述所述实施例的操作优点。

如图2中所展示，在半导体存储器装置1中，提供手指区72。手指区72是由所述字线wl和所述多个柱状结构sp形成的在两个绝缘部件63之间提供的区域。如图3中所展示，两个柱状结构sp的中心p之间在x方向上的距离被定义为中心间距离lx。中心间距离lx等于距离l1和l3。两个柱状结构sp的中心p之间在y方向上的距离被定义为中心间距离ly。在一个手指区72中，字线wl的电阻被定义为电阻rwl。在一个手指区72中，所述字线wl与在z方向上与所述字线wl垂直分离的其它字线wl中的每一者之间的电容被定义为电容cwl。所述字线wl与接点18之间的电容被定义为电容cwlli。此外，所述字线wl与所述柱状结构sp之间的电容被定义为电容cws。电容cwl、电容cwlli和电容cws的总电容被定义为电容c。在一个手指区72中，字线wl的时间常量被定义为时间常量t。

图21a到图23是说明所述半导体存储器装置的特征的曲线图。

图21a是所述字线wl的电阻rwl与所述柱状结构sp之间的中心间距离ly之间的关系的模拟结果的实例。图21a的横轴是中心间距离ly。在图21a中，展示两个案例，“案例1”和“案例2”。在“案例1”中，柱状结构组spg1中的柱状结构sp的数目为四，且所述柱状结构sp并非在x方向上的中心部分处予以提供。“案例1”对应于所述实施例的一个实例。在“案例2”中，柱状结构组spg1中的柱状结构sp的数目为五，且所述柱状结构sp是在x方向上在中心部分处予以提供。然而，案例2的这种结构并未包含在所述实施例中，且未在图式中展示。

图21b为电容cwl与所述柱状结构sp之间的中心间距离ly之间的关系的模拟结果的实例。图21b的横轴是中心间距离ly。图21b的纵轴是电容cwl。

图22a是所述字线wl与所述柱状结构sp之间的电容cws与所述柱状结构sp之间的中心间距离ly之间的关系的模拟结果的实例。图22a的横轴是中心间距离ly。图22a的纵轴是电容cws。

图22b为电容c与所述柱状结构sp之间的中心间距离ly之间的关系的模拟结果的实例。图22b的横轴是中心间距离ly。图22b的纵轴是电容c。

图23为时间常量τ与所述柱状结构sp之间的中心间距离ly之间的关系的模拟结果的实例。图23的横轴是中心间距离ly。图23的纵轴是字线wl的时间常量τ。

如图21a中所展示，在“案例1”和“案例2”中，当中心间距离ly较大时，电阻rwl变得较小。此中原因在于，由于所述柱状结构sp的直径的值在模拟中为固定值，因此在手指区72中由所述导电字线wl占据的体积在中心间距离ly较大时变得较大。“案例2”的电阻rwl2变得比“案例1”的电阻rwl1大。此中原因在于，在“案例2”中，由于是在手指区72的x方向上的中心部分处提供所述柱状结构sp，因此手指区72中的导电性字线wl的体积降低了对应于所述柱状结构sp的体积的量。

如图21b中所展示，在“案例1”和“案例2”中，当中心间距离ly较大时，电容cwl变得较大。此中原因在于，当中心间距离ly较大时，在手指区72的xy平面中的字线wl的有效面积在模拟中在以上描述的条件(所述柱状结构sp的直径是常量)下增大，且由所述字线wl形成的平行平板电容器的面积增大。“案例2”的字线wl的电容cwl2变得比“案例1”的字线wl的电容cwl1小。此中原因在于，在“案例2”中，是在手指区72的x方向上的中心部分处提供所述柱状结构sp，且因此由所述字线wl和在z方向上与所述字线wl隔开的字线wl形成的平行平板电容器的面积变得较小，减小了对应于xy平面中的柱状结构sp的截面积。

如图22a中所展示，“案例2”的电容cws2变得比“案例1”的电容cws1大。此中原因在于，在“案例2”中，在手指区72的x方向上的中心部分处的柱状结构sp(其另外形成于柱状结构组spg1中)与所述字线wl之间产生了电容。

如图22b中所展示，“案例1”的电容c(其为电容cwl和电容cws、cwlli的总电容)小于“案例2”的总电容电容c。

时间常量τ、电容c和电阻r当中的关系通过以下数学公式1展示。

τ＝c×r(1)

“案例1”的电阻rwl小于“案例2”的电阻rwl。“案例1”的总电容电容c小于“案例2”的总电容电容c。因此，如图23中所展示，“案例1”的时间常量τ1变得比“案例2”的时间常量τ2小。由此，在实施例中，由于由时间常量造成的延迟量较小，因此有可能以高速操作存储器单元。

因此，有可能提供一种能够以高速操作存储器单元的半导体存储器装置以及用于制造所述半导体存储器装置的方法。

应注意，虽然上文所描述的实施例中已展示所述制造方法(其中在绝缘膜12和牺牲膜70交替地堆叠以形成堆叠本体13之后，用电极膜替换牺牲膜70)，但所述制造方法不限于此。举例来说，绝缘膜12和电极膜可在一开始便交替地堆叠以形成所述堆叠本体，且存储器孔及类似者可形成于所述堆叠本体中。在这种情况下，在所述堆叠本体中形成存储器孔过程中的蚀刻的困难度可能会增大，但过程的总数目可降低。

根据以上所解释的实施例，可提供一种能够高速操作的半导体存储器装置以及用于制造所述半导体存储器装置的方法。

虽然已描述某些实施例，但这些实施例仅作为实例而呈现，且其并不意欲限制本发明的范围。实际上，本文中所描述的新颖实施例可以多种其它形式体现；此外，可在不脱离本发明的精神的情况下对本文中所描述的实施例的形式进行各种省略、替代和改变。所附权利要求书和其等效物意欲涵盖可能属于本发明的范围和精神之内的形式或修改。