用于加工半导体元件阵列的抛光终止层的制作方法

本发明通常涉及半导体制造领域，且更具体来说涉及利用化学机械抛光在晶片上形成和/或暴露半导体元件。

背景技术：

可使用实施例中所述的方法来形成、分离和暴露微芯片晶片上的半导体元件。具体来说，所述方法可用于分离和暴露磁隧道结(mtj)柱阵列。

mtj是可包含两种由绝缘体隔开的铁磁体的半导体装置。在磁阻式随机存取存储器(mram)装置的情况下，mtj可包含自由磁层和参考磁层，其各自通过绝缘体隔开。使用其它层来产生存储单元，例如mram装置。mram装置的mtj还可包括磁层上方的硬掩模。

mram能够存储信息，这是因为mtj柱的电阻基于自由层的磁化方向而变化。当装置书写信息时，可切换磁化方向以改变mtj柱的电阻。mtj柱的所得电阻应理解为数字“1”或“0”。

用于分离且然后使mtj柱随后暴露的工艺的实例包括沉积厚绝缘层以在柱上和相邻区域中的谷中产生隆起，且然后施加化学机械抛光(“cmp”)和/或反应性离子蚀刻(“rie”)以移除绝缘层直到柱的顶部暴露为止。

然而，此工艺具有若干缺点。随着cmp工艺穿过可能极厚(数百纳米)的绝缘层进展，极难确定终止cmp工艺的时间。如果cmp工艺进展过远，那么其可损坏柱。另外，缺少整个晶片上的cmp均匀性可至关重要，此可不利地影响柱高度和大小控制。

图1a显示含有位置102、104和106处的mtj柱的晶片阵列100的实例。如果对整个晶片施加cmp，那么整个晶片的柱高度将存在显著偏差。图1b显示具有位于102、104和106处的mtj柱的横截面高度的测试晶片的实例。特定来说，在一个测试晶片中，102处的中心柱的高度为51纳米，104处的中间柱为39纳米，而106处的边缘柱仅为17纳米。不均匀抛光产生柱之间的电阻均匀性问题且可在cmp移除过度时导致柱损坏。所述柱损坏包括微脱层、微裂纹和产生分流。

这些缺点引起mram纳入mtj柱的广泛问题。损坏和非均匀性导致问题性隧道磁电阻(“tmr”)值、较差性质控制和分流。无法精确地在适当时间终止cmp工艺妨碍使用mram的较高密度阵列所需的短柱。替代性蚀刻工艺不会提供较好控制或整个晶片均匀性。

因此，业内需要能够绝缘且随后暴露半导体元件的制造工艺，其在整个晶片上一致，提供大读出信号的一致高的tmr值，容许较高区域密度，具有损坏柱或产生柱问题的极小风险，且可容易地以低成本进行。

技术实现要素：

本文阐述制造半导体装置的方法。在实施例中，所述方法包含在晶片上制造多个mtj柱，多个mtj柱各自具有顶表面和侧表面，顶表面在距晶片的mtj柱高度延伸。实施例还包含将第一层沉积在半导体晶片上，其中第一层包含高化学机械抛光(cmp)速率材料。此使得第一层覆盖多个mtj柱各自的顶表面和侧表面。第一层形成多个mtj柱各自的顶表面上的第一层隆起部分、多个mtj柱各自的侧表面上的第一层侧表面部分和多个mtj柱之间的多个第一层谷部分。实施例还包含将第二层沉积在第一层上，第二层包含低cmp速率材料。此使得第二层隆起部分覆盖第一层隆起部分，第二层侧面部分覆盖第一层侧面部分，且多个第二层谷部分覆盖多个第一层谷部分，由此形成多个mtj柱隆起。多个mtj柱隆起各自对应于多个mtj柱各自的顶表面。第二层具有经选择使得多个第二层谷部分的顶表面在cmp终止高度的厚度。实施例进一步包含用化学机械抛光机对多个mtj柱隆起进行化学机械抛光。实施例进一步包含检测化学机械抛光机已到达第二层谷部分的顶表面，和当抛光机已到达多个第二层谷部分的顶表面时终止化学机械抛光步骤，使得多个mtj柱各自的侧表面仍被第一层和第二层覆盖。

在实施例中，在沉积第二层的步骤期间，沉积第二层使得多个第二层谷部分的顶表面高于mtj柱高度。在实施例中，在终止化学机械抛光步骤后，所述方法进一步包含使用ibe工艺蚀刻以移除mtj顶表面上的多个mtj柱隆起的任何剩余部分。

在实施例中，在沉积第二层的步骤期间，沉积第二层使得第二层谷部分的顶表面在mtj柱高度，由此容许多个mtj柱的顶表面暴露。

在实施例中，多个mtj柱各自包括通过隧穿层隔开的参考层和自由层和自由层上的硬掩模。在沉积第二层的步骤期间，沉积第二层使得第二层谷部分的顶表面高于mtj柱的硬掩模层的底表面。

在实施例中，将第三层沉积在第二层上。第三层包含高cmp速率材料，使得第三层隆起部分覆盖每一第二层隆起部分，第三层侧面部分覆盖每一第二层侧面部分，且多个第三层谷部分覆盖多个第二层谷部分。在此实施例中，此形成多个具有由第三层隆起部分赋予的额外高度的mtj柱隆起。多个mtj柱隆起各自对应于多个mtj柱各自的顶表面。多个mtj柱隆起各自包含第三层隆起部分、第二层隆起部分和第一层隆起部分。

在实施例中，第一层是绝缘体材料。在另一实施例中，绝缘体材料是siox。

在实施例中，第二层是绝缘体材料。在另一实施例中，绝缘体材料是sinx。

在实施例中，在沉积第二层的步骤期间，沉积第二层使得多个第二层谷部分的顶表面高于mtj柱高度。

在实施例中，在终止化学机械抛光步骤后，所述方法进一步包含使用ibe工艺蚀刻以移除mtj顶表面上的多个mtj柱隆起的任何剩余部分。

在实施例中，所述方法进一步包含在晶片上制造多个磁隧道结(mtj)柱的步骤之前沉积电极层。

在另一实施例中，揭示半导体装置，其包含半导体晶片。装置还包含所述晶片上的多个mtj柱，其中每一mtj柱包含多个层和硬掩模层。硬掩模层具有在硬掩模底部高度的底表面。每一mtj柱具有顶表面和侧表面。顶表面在距晶片的mtj柱高度延伸。每一mtj柱的顶表面暴露用于电连接。装置进一步包含其上具有多个mtj柱的半导体晶片，在多个mtj柱之间具有多个谷部分。装置另外可具有第一层。第一层包含高化学机械抛光(cmp)速率材料。第一层包含多个mtj柱各自的侧表面上的侧面部分和半导体晶片的多个谷部分上的多个谷部分。装置还可包含第二层，其中第二层包含低化学机械抛光(cmp)速率材料。第二层包含第一层的每一侧面部分上的侧面部分和第一层的多个谷部分上的多个谷部分。第二层的每一谷部分具有顶表面。第二层具有一厚度，使得第二层的谷部分的顶表面具有高于硬掩模底部高度的高度。

在实施例中，装置的第二层具有一厚度，使得第二层的谷部分的顶表面具有等于mtj柱高度的高度，由此暴露多个mtj柱的顶表面。

在另一实施例中，装置的第二层具有一厚度，使得第二层的谷部分的顶表面具有高于mtj柱高度的高度。

在实施例中，装置的第一层是绝缘体材料。在实施例中，绝缘体材料是siox。

在实施例中，第二层是绝缘体材料。在实施例中，绝缘体材料是sinx。

在实施例中，装置包含第三层。第三层包含高cmp速率材料，且包含第二层的每一侧面部分上的侧面部分和第二层的多个谷部分上的多个谷部分。

在另一实施例中，揭示制造半导体装置的方法。所述方法包含在表面上制造多个mtj柱。表面处于半导体晶片上。多个mtj柱各自具有顶表面和侧表面，其中顶表面在距表面的mtj柱高度延伸。所述方法的此实施例进一步包含沉积第一层。第一层包含高化学机械抛光(cmp)速率材料，且覆盖多个mtj柱各自的顶表面、多个mtj柱各自的侧表面和表面。所述方法的此实施例进一步包含低将化学机械抛光(cmp)速率层沉积在第一层上，由此形成多个mtj柱隆起。多个mtj柱隆起各自对应于多个mtj柱各自的顶表面。低cmp速率层在多个mtj柱隆起之间进一步形成低cmp速率层谷表面。多个mtj柱隆起各自包含第一高cmp速率层和低cmp速率层的在多个mtj柱各自的顶表面上延伸的部分。低cmp速率层具有经选择使得低cmp速率层谷表面在mtj柱高度的厚度。所述方法的此实施例进一步包含用抛光垫对半导体进行化学机械抛光以移除多个mtj柱隆起。所述方法的此实施例进一步包含检测抛光垫已到达低cmp速率层谷表面。此实施例进一步包含终止化学机械抛光步骤，使得每一mtj柱的顶表面暴露，同时多个mtj柱各自的侧表面仍被高cmp速率层和低cmp速率层覆盖。

在实施例中，第一层是绝缘体材料。在另一实施例中，绝缘体材料是siox。

在实施例中，低cmp速率层是绝缘体材料。在另一实施例中，绝缘体材料是sinx。

参考以下描述和附图，将较好地理解实施例的这些和其它目标、特征、方面和优点。

附图说明

包括为本说明书的一部分的附图图解说明当前优选实施例，且与上文给出的一般描述和下文给出的详细描述一起用于解释和教示本文中所述的mtj装置的原理。

图1a显示mram晶片的顶视图。

图1b显示图1a的mram晶片的三个柱在晶片的中心、中间和边缘处的横截面高度，该三个柱并非使用本专利实施例的方法产生。

图2a显示具有第一分离层和第一分离层的顶部、侧面和谷区域的mtj柱的横截面。

图2b显示在第一和第二分离层下的mtj柱的横截面。

图2c显示具有三个分离层和低cmp速率终止层的实施例的横截面。

图3a显示具有在若干绝缘体层(包括低cmp抛光速率终止层和另一最终高cmp抛光速率绝缘体)下的mtj柱的实施例的横截面。

图3b显示具有在若干绝缘体层(包括低cmp抛光速率终止层和另一最终高cmp抛光速率绝缘体)下的mtj柱和cmp终止高度的实施例的横截面。

图4a显示在进行cmp抛光时之前的时间在三个分离层、第四低cmp速率终止层和第五高cmp速率层下的mtj柱的实施例的横截面。

图4b显示图4a的相同mtj柱的横截面，但在cmp抛光终止后。

图4c显示图4b的相同mtj柱的横截面，但在已使用离子束蚀刻暴露mtj柱的顶部后。

图5显示用于沉积终止层和其它绝缘层的实施例的步骤。

图6是在用实施例加工后取自晶片的中心和边缘的mtj柱的代表图。

图7绘示与无cmp终止层的那些工艺相比用实施例加工的批次的经改良tmr和r低性质。

图8a绘示图7的个别芯片。

图8b显示使用本专利实施例加工芯片时产生的良好tmr和rh回路。

图8c显示使用本专利实施例加工芯片时产生的紧密且充分分离的r低和r高值。

各图不一定按比例绘制且具有类似结构或功能的元件通常贯穿各图出于说明性目的而由相似参考编号表示。各图仅打算帮助描述本文所述的各个实施例；各图并不描述本文所揭示的教示的每一方面且不限制权利要求书的范围。

具体实施方式

本文揭示制造半导体装置的方法，其可用于利用mtj制造mram装置时。可单独或结合其它特征和教示利用本文所揭示的特征和教示中的每一者。参考附图进一步详细地描述既单独又组合地利用其它额外特征和教示中的许多的代表性实例。此详细描述仅打算教示所属领域的技术人员其它细节以实践本发明教示的优选方面且不打算限制权利要求书的范围。因此，以下详细描述中所揭示的特征的组合可并非在最广泛意义上实践教示所必要的，而是仅经教示以尤其描述本发明教示的代表性实例。

在以下描述中，仅出于解释目的，陈述特定术语以提供对如本文所述的mtj存储装置和制造所述装置的方法的充分理解。代表性实例和附属权利要求书的各个特征可以并非具体且明确列举的方式组合，以提供本发明教示的额外有用实施例。还明确地提到，实体群组的所有值范围或指示均出于原始揭示内容的目的以及出于限制所主张标的物的目的而揭示每一可能的中间值或中间实体。还明确地提到，各图中所显示的组件的尺寸和形状经设计以帮助理解实践本发明教示的方式，但并不打算限制实例中所显示的尺寸和形状。

本专利的实施例包括使用终止层减缓化学机械抛光工艺的电子器件制造中的所有应用。然而，详细描述集中在应用此加工方案制造mtj的经改良mram阵列用于非易失性存储应用的实施例。提供此详细描述来解释所述工艺且并不打算限制权利要求书的范围。

各实施例使用具有高和低化学机械抛光(cmp)蚀刻速率二者的材料，其中与mtj柱相邻的谷中的低cmp蚀刻速率材料(lr-cmp材料)的高度定义cmp终止高度。

各实施例还包括具有离子束蚀刻(ibe)步骤的cmp以暴露mtj柱的顶部。cmp更快速地移除所述材料且如果处理不当可在柱上产生机械应力，而ibe可在最终阶段中用于更温和地移除剩余材料以暴露柱的顶部。在精确控制cmp步骤后使用ibe工艺会消除与cmp工艺相关的任何机械应力，所述机械应力可影响界面或甚至在cmp垫与mtj堆叠接触后立即引起mtj层的微脱层。ibe工艺还可与其自身终止层一起使用，所述终止层在暴露后立即提供清晰信号以停止ibe工艺。

在一个实施例中，将高cmp抛光速率材料(hr-cmp材料)和低cmp抛光速率材料(lr-cmp材料)二者沉积在mtj上。高cmp抛光速率材料可为siox(例如二氧化硅)且低cmp抛光速率材料可为sinx(氮化硅)。应注意，特定抛光速率不必与hr-cmp材料或lr-cmp材料相关。相反，其是界定lr-cmp材料和hr-cmp材料的lr-cmp(例如2纳米/分钟)材料与hr-cmp(例如70纳米/分钟)材料相比的相对抛光速率。尽管下文揭示内容集中在cmp工艺，但应理解cmp工艺之后可为反应性离子蚀刻(rie)和ibe。

与mtj柱上的隆起相邻的谷中的lr-cmp材料的高度是可调整的且容许制造商确定可终止cmp的点。当cmp工艺自hr-cmp材料移动到lr-cmp材料时，移除的速度显著减缓且因此此反馈容许可准确地确定cmp终点。

可极精确地确定lr-cmp材料的高度，这是因为包括物理气相沉积(pvd)、溅镀和等离子体增强化学气相沉积(pecvd)在内沉积技术的容许极精确地控制层的厚度。因此，cmp工艺可在精确预定的高度下终止。

在本文所述方法的实施例中，在晶片上制造mtj柱且分离，如最初参考图2a-2c所论述。mtj可包括参考层和自由层，其藉由隧穿层(绝缘体)隔开，在图2a中未显示。也可存在其它层(例如极化层、多个帽盖层等)。此实施例的制造和分离以单一mtj柱的横截面形式显示于图2a中。在图2a中，在位于晶片202上的电极204上制造mtj柱200。电极204将沉积在晶片202的大部分或全部上。然而应注意，图2a仅显示电极204的一部分上的单一mtj柱200，但应理解电极204进一步延伸超出所显示。应理解，用于制造mram装置的晶片可具有数千或数百万个所述mtj柱。

在制造mtj柱200后，使mtj柱200分离。在图2a的实施例中，可将第一分离siox或sinx层206溅镀到mtj柱200和电极204上。图2a中层的表面包含若干区域。隆起区域224大体水平位于mtj柱上且接触mtj200的顶表面。侧面区域220和222与mtj柱的侧面结合在一起且接触mtj柱的侧表面。谷区域216和218大体上水平且在电极204上方延伸且其包括mtj柱200之间的区域。尽管各图和描述将这些区域显示为整体上水平或垂直，但其通常具有偏离水平和垂直的曲率和角度。本说明书或权利要求书中所论述的所有所述层均如此。

本文所述工艺的实施例可利用等离子体增强化学气相沉积(pecvd)工艺将第二分离siox层208沉积在第一分离层206上，其结果显示于图2b中。第二分离层208也具有隆起区域234，其与mtj柱的顶部结合在一起且接触层206的隆起区域。第二分离层具有两个侧面区域230和232，其与mtj柱的侧面结合在一起且接触层206的侧面区域。第二分离层也具有两个谷区域226和228，其位于第一分离层206的谷区域的顶部上。在沉积第二分离siox层208后，进行背电极分离。此步骤通过移除电极204的mtj柱200之间的部分分离mtj堆叠层。因此，例如，图2a显示电极204和在整个晶片上延伸的第一分离层206。在背电极分离后，每一mtj柱200将与单一电极204结合在一起，如图2b中可见。

如现将参考图2c所论述，本文所述工艺的实施例在背电极分离后沉积第三分离层和第四cmp终止层。特定来说，恰如图2b中，图2c的实施例将mtj柱200制造到自身已制造于晶片202上的电极204中。所述实施例利用溅镀工艺将第一分离siox层206沉积在mtj柱200和电极204上。然后所述实施例利用pecvd工艺将第二分离siox层208沉积在第一分离siox层206上。尽管在图2c中未单独显示，但这些层仍具有隆起区域(224和234)、侧面区域(220、222、230和232)和谷区域(216、218、226和228)，如图2a和2b中所显示。

在完成背电极分离工艺后，利用pecvd工艺沉积第三分离siox层210以囊封mtj柱200(和相邻区域)，如所显示。此层还包括隆起区域、侧面区域和谷区域(未概述)。此后，利用pvd或pecvd工艺沉积第四cmp终止层212。与第一、第二和第三分离层一样，第四cmp终止层包括大体水平位于mtj柱上方且沉积在层210的顶区域上的隆起区域236、与mtj柱的侧面结合在一起且沉积在层210的侧面区域上的侧面区域248和240和沉积在层210的谷区域上的谷区域242和244。隆起区域占总晶片表面积的较小分数且cmp速率主要通过晶片上的谷区域来界定。

第四lr-cmp终止层212可由sinx制得，其是一种lr-cmp绝缘体材料。由于第四cmp终止层212是一种lr-cmp材料，随着cmp抛光垫进展穿过各个层的隆起和侧面区域，其遇到lr-cmp终止层的谷部分(242和244)，此会减缓cmp工艺且因此容许容易地终止cmp工艺。尽管cmp工艺将遇到隆起和侧面部分中的lr-cmp和hr-cmp材料二者，但当其到达第四lr-cmp终止层的较大谷部分(242和244)时，其仍将显著减缓。

应注意，其上形成有mtj柱200的晶片的表面将具有在整个晶片上形成的“隆起”，且每一隆起对应于mtj柱200。这些隆起可包括许多层的隆起部分，但还可包括某些层的侧面和谷区域的部分。

mtj柱200的顶部必须暴露，以使得可进行其它加工步骤来连接mtj柱与其它接触件。换句话说，每一mtj柱200必须暴露，以使得可制造与所述mtj柱200的电连接。可利用cmp工艺来抛光晶片表面(包含沉积的层)，由此移除暴露在晶片上形成的每一mtj柱200的顶部的隆起。或者，可在柱上方终止cmp工艺。应理解，当可制造与柱顶部的电连接时，将mtj柱视为暴露的。

可调整第三绝缘siox层210对第四cmp终止sinx层212的厚度的比率或其均可为sinx，只要在cmp工艺遇到第四cmp终止层的谷部分(242和244)后存在足够厚的sinx(或其它适宜低cmp抛光速率材料)用作第四cmp终止层即可。所属领域技术人员将意识到，可使用任何适宜方式来沉积层且沉积的顺序、所需具体层和所用材料可有所变化。所属领域技术人员将进一步意识到，在沉积第四lr-cmp终止层之前无需三个分离层。

在某些实施例中，图2c的第四lr-cmp终止层212可被一或多个绝缘层覆盖。此图解说明于图3a的实施例中。所述实施例在晶片302上制造的电极304上制造mtj柱300。所述实施例可将第一分离siox层306溅镀到mtj300上。此后，所述实施例可利用pecvd将第二分离siox层308沉积在第一分离层306上。然后，所述实施例可利用pecvd将第三绝缘siox层310沉积在第二分离层308上，然后，可利用pvd将第四lr-cmp终止sinx层312(lr-cmp材料)沉积在由siox制造的第三分离层310的顶部上。此后，所述实施例可利用pecvd工艺将第五hr-cmp绝缘siox层314沉积在第四lr-cmp终止层312上。图3a显示沉积在第四lr-cmp终止sinx层312顶部上的一个第五hr-cmp绝缘siox层314，但应注意还可使用其它层。前三个分离层均包括隆起区域、侧面区域和谷区域，如已论述(应注意这些区域在图3a中未经标记但存在)。第四lr-cmp终止层具有隆起区域(未标记)、两个侧面区域(未标记)和两个以虚线显示的谷区域318和320。第五hr-cmp绝缘层314还具有隆起区域(未标记)、两个侧面区域(未标记)和两个谷区域322和324。

如现将论述，第四lr-cmp终止层312和第五hr-cmp绝缘层314使得可在cmp抛光垫遇到cmp终止层的谷区域318和320时终止cmp工艺。此暴露mtj柱300的顶部，以使得可添加接触件，但也容许晶片上的mtj柱300在整个晶片上具有一致高度。

如图3b中所显示，在所有层均沉积后，cmp工艺可抛光通过由mtj柱300上的若干层形成的隆起。尽管对隆起抛光包括对层314、312、310、308和306的隆起区域和层314、312、310和308的侧面区域的部分抛光，但操作性转变发生在谷区域之间。当cmp工艺完全移除第五hr-cmp层的谷区域322和324时，其遇到lr-cmp终止层的谷区域318和320。当cmp抛光垫遇到这些lr-cmp谷区域时，cmp大体上减缓，且cmp工艺可在cmp终止高度316终止。在此实施例中，第五hr-cmp层314由siox制造，其用于以由sinx制造的lr-cmp层312约5倍的速率选择性浆液抛光。因此，当cmp抛光垫到达lr-cmp层312的谷区域318和320后，抛光速率立即显著下降。减小的抛光速率指示可终止cmp。

在图3b中的实施例中，cmp工艺在cmp终止高度316处显著减缓。对于图2c中的实施例，lr-cmp终止层的谷部分242和244使cmp工艺在cmp终止高度214处显著减缓。然后可停止cmp。

第五cmp终止层214和314的高度可在沉积工艺中有所变化且可经设定以在mtj柱顶部上方或下方终止cmp工艺。如果无需极温和暴露，那么cmp终止高度可设定在mtj柱高度以下。此可适用于存在于mtj柱300顶部的硬掩模足够厚以避免损坏柱时。

如果需要温和柱暴露且无法提供利用cmp对mtj堆叠(200、300)施加应力，那么可沉积所述厚度/高度的第四lr-cmp终止层(212和312)，以使得其谷部分(318、320、242、244)高于mtj柱高度。完成cmp后，可使用ibe或rie立即进行额外移除。

图4a、4b和4c显示设定cmp终止高度高于mtj柱高度的实例性实施例。图4a绘示在自身在晶片402上制造的电极404上制造的mtj柱400。在此实施例中，所述工艺在晶片402上制造的电极404上制造mtj柱400。所述实施例可将第一分离siox层406溅镀到mtj400上。此后，所述实施例可利用pecvd工艺将第二分离siox层408沉积在第一分离层406上。然后，所述实施例可利用pecvd将第三分离siox层410沉积在第二分离层408上。然后，可利用pvd将第四lr-cmp终止sinx层412沉积在第三分离siox层410的顶部上。

所有层均具有隆起、侧面和谷区域。应注意，将第四lr-cmp终止层412的谷区域(418和420)沉积到高于mtj柱400顶部的cmp终止高度416。此后所述实施例可利用pecvd工艺将第五hr-cmp绝缘siox层414沉积在第四lr-cmp终止层412上。图4a显示沉积在第四cmp终止sinx层312顶部上的一个第五hr-cmp绝缘siox层414，当可使用其它层。对前三个分离层(406、408、410)和hr-cmp绝缘层414无需使用相同材料，条件是hr-cmp绝缘层414以与lr-cmp终止层412中的lr-cmp材料相比较高的速率抛光。

图4b绘示在进行cmp工艺后的相同mtj柱400，所述cmp工艺已移除大部分隆起，且在cmp终止高度416处终止。在此实施例中，来自第一hr-cmp分离层406的材料保持在mtj柱400的顶部上，此意味着cmp垫不对mtj柱400施加应力。

然而，在此实施例中，由于第一分离层406的部分仍覆盖mtj柱400，需要进行另一移除工艺以暴露mtj柱400。为暴露mtj柱400，可使用温和ibe或rie工艺进行额外移除。

图4c绘示在进行ibe蚀刻工艺且暴露柱顶部后的相同mtj柱400。ibe蚀刻工艺将离子束引导到底物，其蚀刻掉表面，包括第一hr-cmp分离层406的覆盖mtj柱400顶部的隆起区域。由于在ibe蚀刻工艺期间使用的离子束引导到半导体晶片，还可蚀刻掉其它层(包括第二hr-cmp分离层408、第三hr-cmp分离层410和lr-cmp终止层412)的部分。

在测试中，获得与图4b中所表示的结果类似的结果所需的cmp工艺可在约2.5分钟的总cmp(1分钟初始cmp和1.5分钟额外cmp)后进行且获得与图4c中所绘示的结果类似的结果所需的额外蚀刻可在20℃下以2×562sibe蚀刻进行ibe后进行。所述时间大体上取决于相应层的厚度、所用设备和所述设备的设置。

ibe工艺可更稳健地通过添加可用作ibe蚀刻终止层的薄氧化物层(例如mgo(氧化镁)(未绘示))来进行。mgo容许ibe工艺快速终止，这是因为其在暴露后立即提供强二次离子质谱学(sims)信号，所述信号可用于终止ibe工艺。极薄mgo层可使用多种沉积技术置于适当位置。

图5是绘示本文所述实施例中的一些工艺步骤的流程图。其它实施例可忽略这些步骤中的许多，可以不同顺序执行各步骤，可引入其它中间步骤，且可使用其它材料和沉积工艺。在步骤500处，所述实施例在cmos晶片上制造mtj柱。一种在半导体晶片上制造mtj柱的可能工艺揭示于美国专利第9,263,667号中，其全文均以引用方式并入本文中。在500中制造mtj柱后，所述实施例在步骤502处将第一分离siox层(例如层206、306、406)溅镀到mtj上。在步骤504处，所述实施例利用pecvd工艺沉积第二分离siox层(例如层208、208和408)。然后可进行背电极分离步骤506。此后，在步骤508处，所述实施例利用pecvd沉积第三分离siox层(例如层210、310和410)。然后，所述实施例可任选地在步骤510处沉积ibe蚀刻终止mgo层。然后，在步骤512处，所述实施例利用pvd沉积第四lr-cmp终止层(例如212、312和412)。在步骤516中，所述实施例利用pecvd用第五hr-cmp层(例如层314和414)覆盖第四lr-cmp终止层。

当沉积并制备这些层后，可立即使晶片经受cmp和蚀刻以暴露柱的顶部。在步骤516处，所述实施例起始cmp的一或多个时段。如上文所述，cmp工艺持续通过各个层的隆起、侧面和/或谷区域。在步骤518处，cmp工艺遇到第四lr-cmp终止层的谷区域(例如242、244、318、320、418、420)，且显著减缓。在响应减缓的cmp进展时，在步骤520处，所述实施例在cmp终止高度(例如214、316、416)终止cmp。在步骤522处，所述实施例起始ibe工艺以移除mtj柱顶部(例如层408的顶部区域)上方的层。在低于柱顶部的所需高度下，ibe工艺在步骤524处暴露薄mgo层，其提供强光谱信号sims。在响应此信号时，所述实施例在步骤526处终止ibe工艺。此后，可进行制造完整mram装置所需的任何剩余制造步骤，包括引入接触每一mtj柱(例如200、300、400)顶部的电极。

通过使用所揭示实施例，实现多个优点。已显示，使用本申请案中的实施例可产生mtj的经改良电阻*面积(ra)、经改良tmr值(容许大读出信号)、较紧密性质控制以及减少暴露于可能分流。这些性质容许将此方法用于具有高面密度和较小mtj柱的晶片。所述实施例容许整个大面积晶片(例如200mm或300mm)上的均匀cmp工艺，此有益于在cmos晶片上制造mram阵列。

例如，使用本文所述的实施例，cmp终点在整个晶片上一致，其图解说明于图6中。例如，与cmp终点产生介于在晶片的中心处51纳米到边缘处17nm范围内的柱的图1a和1b不同，申请者实现晶片中心的mtj柱600的83.10nm的cmp终止高度604和晶片边缘的mtj602的83.10nm的cmp终止高度606。除cmp终止高度604和606的一致性外，mtj柱600和602自身的高度是一致的。例如，mtj柱600具有在一侧测量78.78纳米的高度608和在相对侧测量75.54纳米的高度610。类似地，mtj柱602具有测量73.38纳米的高度612。

如通过这些测量值所确认，使用本文所述的方法加工其上制造有mtj柱的晶片产生在晶片中心类似于相同晶片(厚度约73-78纳米)边缘的mtj柱高度的mtj柱高度。此与其它方法相比显著改良。所属领域技术人员将意识到，本文所述的方法可用于制造低至约20纳米的较短柱，此部分归因于对cmp终止层的精确控制和ibe控制减小了柱顶部所需的硬掩模。较短柱容许用于高级mram应用的较致密阵列。

除柱大小和cmp终止位置改良外，所揭示实施例产生用于mram阵列中的mtj的经改良的柱性质。mram阵列的所需性质包括高隧道磁电阻值(tmr)。在mtj柱的形成和作用良好，并容许mtj柱给出清晰电阻读出信号时，得到高tmr值。与高电阻值(r高)充分分离的低电阻(r低)也为所需的，这是因为在mram阵列中单元命名为“1”或“0”时其给出清晰分离的良好读出信号。如下文所论述，使用本文所述的实施例制造mram装置会改良这些值。

图7显示申请者对用和不用所揭示实施例的元件加工的四批次获得的结果。tmr值绘制于y轴上，且r低以对数标度绘制于x轴上。

通常，批次43和44是在不使用所揭示cmp终止层实施例下加工，且批次55和60使用所揭示lr-cmp终止层。

如图7中所见，使用lr-cmp终止层显著改良mtj的tmr值，提供较高产率，且产生更多具有可接受r低和tmr值的柱。

图8a绘示经聚集以产生图7的批次60的数据的一些芯片。每一单元显示来自批次60的晶片的一部分上的特定芯片的数据。如可观察到，在几乎所有mtj中均观察到良好tmr值。环形芯片802提供下图图8b中所显示的数据。

图8b显示芯片802的高tmr值和rh(电阻对磁场)回路。在此情况下，94％的装置具有高tmr且90％具有良好rh回路。

图8c显示同一芯片的r低和r高。这些提供良好信号且如可容易观察到提供紧密且充分分离的r低和r高分布，其产生mram阵列的极清晰的“1”和“0”。因此，所述实施例产生用于mram应用的大量经改良性质。

所属领域技术人员将理解，上述揭示内容仅映射特定实施例。应进一步理解，甚至在一层描述为已置于另一层上、覆盖另一层或处于另一层顶部上时可存在中间层。此理解适用于权利要求书。应进一步理解，在一些实施例中抛光可包含蚀刻工艺。应进一步理解，尽管已在二维横截面中绘示mtj柱，但其是三维物体且所论述各层可覆盖mtj柱的三维顶部、所有侧面和所有周围谷部分。

以上描述和图式仅应视为对实现本文所述的特征和优点的特定实施例的说明。可对特定过程条件作出修改和取代。因此，此专利文件中的实施例并不视为受前述描述和图式的限制。