层叠体的制作方法

本发明涉及包括多个电路的层叠体，所述电路包括具有不同驱动电压的多个晶体管。

背景技术：

在半导体集成电路器件中，根据摩尔定律(moore'slaw)的比例缩小法则(scalingrule)一直在进行着小型化和低压化，以实现性能的提高和电力消耗的降低。然而，在14nm代或下一代的器件中，使用超过光刻极限的微加工技术来形成扩散层、栅极、触点和配线过孔，这造成制造成本的增加。

特别地，为了能够在低压操作，晶体管结构从现有的硅(si)平面结构变为以鳍式场效应晶体管(fin-fet)为代表的三维结构。此外，半导体材料的演变路线图从si材料进展至锗(ge)和诸如ingaas等化合物基材，并且进一步进展至石墨烯结构。因此，取得具有这样器件结构的晶体管已经成了主要问题。

此外，近年来存在将兼容各种通信频段的芯片安装在诸如智能手机等半导体集成电路器件中的趋势，这导致了如下问题：与芯片相关的数据处理所用的模拟芯片和逻辑芯片增加，进而增大了安装面积。此外，存在这样的问题：制造工序变得极其复杂，从而进一步增加制造成本。

与之相比，例如，专利文献1公开了一种包括多个电路的半导体器件，在这些电路中，包含高压晶体管的电路(基于高耐压晶体管的电路)和包含具有比基于高耐压晶体管的电路更低的耐压的晶体管的电路(基于低耐压晶体管的电路)分别被单独安装在第一芯片和第二芯片上。

引用列表

专利文献

专利文献1：公开号为2011-159958的日本待审查专利申请

技术实现要素：

然而，在专利文献1所述的半导体器件中，减小了安装面积，但是并没有充分解决制造工序的复杂和制造成本的增加。

因此，期望提出一种具有能够在减小安装面积的同时也适于更容易地制造的构造的层叠体。

根据本发明的实施例的层叠体包括：多个晶体管；第一基板；和第二基板，第二基板与第一基板层叠且电连接至第一基板，其中，多个晶体管中的将以作为最低电压的第一驱动电压驱动的第一晶体管仅设置在第一基板和第二基板中的第一基板中，以形成第一电路。

在根据本发明的实施例的层叠体中，多个晶体管中的将以作为最低电压的第一驱动电压驱动的第一晶体管仅形成在彼此层叠和电连接的第一基板和第二基板中的一个基板(第一基板)中。因此，不同工艺技术的多个晶体管被分至不同的基板，这简化了制造工序。

根据本发明的实施例的层叠体，多个晶体管中的将以作为最低电压的第一驱动电压驱动的第一晶体管仅形成在第一基板中。因此，不同工艺技术的多个晶体管形成在不同的基板中，这简化了制造工序。换言之，能够提供一种具有在减小安装面积的同时也适于更容易的制造的构造的层叠体。应注意，这里所述的效果是非限制性的。本发明实现的效果可以是下面所述效果中的一种或多种。

附图说明

图1是根据本发明的第一实施例的层叠体的示意图。

图2a是图示了作为图1所示的层叠体的具体示例的半导体器件的电路构造的示例的框图。

图2b是图示了作为图1所示的层叠体的具体示例的半导体器件的电路构造的另一示例的框图。

图2c是图示了作为图1所示的层叠体的具体示例的半导体器件的电路构造的另一示例的框图。

图3是图2所示的半导体器件的构造的示例的横截面图。

图4是说明了图3所示的晶体管20的结构的横截面图。

图5是说明了图3所示的晶体管70(fin-fet)的结构的横截面图。

图6是图3所示的晶体管70的另一示例(tri-gate)的横截面图。

图7是图3所示的晶体管70的另一示例(nano-wiretr)的横截面图。

图8是图3所示的晶体管70的另一示例(fd-soi)的横截面图。

图9是图3所示的晶体管70的另一示例(t-fet)的横截面图。

图10a是图示了图2所示的半导体器件的电路构造的另一示例的框图。

图10b是图示了图2所示的半导体器件的电路构造的另一示例的框图。

图11是图示了通常半导体器件的电路构造的框图。

图12是图示了根据本发明的第二实施例的半导体器件的另一示例的框图。

图13是图示了根据本发明的第三实施例的半导体器件的示例的横截面图。

图14是图示了图13所示的存储元件的存储单元的构造的横截面图。

图15是图14所示的存储单元的各层的构造的示例的横截面图。

图16是图示了根据本发明的第四实施例的半导体器件的另一示例的框图。

图17a是图示了根据本发明的第五实施例的半导体器件的示例的框图。

图17b是图示了根据本发明的第五实施例的半导体器件的另一示例的框图。

图18是图17a所示的半导体器件的构造的示例的横截面图。

图19a是图示了根据本发明的第五实施例的半导体器件的另一示例的框图。

图19b是图示了根据本发明的第五实施例的半导体器件的另一示例的框图。

图20是根据本发明的变型例1的半导体器件的构造的横截面图。

图21a是图示了根据本发明的第六实施例的半导体器件的示例的框图。

图21b是图21a所示的半导体器件的构造的示例的横截面图。

图22是图21b所示的电容器的构造的另一示例的横截面图。

图23是图21b所示的天线的示例的平面图。

图24a是图21b所示的防护形状的示例的平面图。

图24b是图21b所示的防护形状的另一示例的平面图。

图24c是图21b所示的防护形状的另一示例的平面图。

图24d是图21b所示的防护形状的另一示例的平面图。

图25是图示了图21b所示的半导体器件的制造工序的流程图。

图26a是说明了图25所示的半导体器件的制造工序的示意图。

图26b是接着图26a的工序的示意图。

图27a是接着图26b的工序的示意图。

图27b是接着图27a的工序的示意图。

图28a是图示了根据本发明的变型例2的半导体器件的示例的框图。

图28b是图示了根据本发明的变型例2的半导体器件的另一示例的框图。

图29是图28a和图28b所示的半导体器件的构造的示例的横截面图。

图30是说明了图29所示的晶体管620的构造的横截面图。

图31a是图示了根据本发明的变型例3的半导体器件的示例的框图。

图31b是图示了根据本发明的变型例3的半导体器件的另一示例的框图。

图32是图31所示的半导体器件的构造的示例的横截面图。

具体实施方式

在下文中，参照附图详细说明本发明的一些实施例。应注意，以下面的顺序进行说明。

1.第一实施例(在第一基板中包括逻辑电路和通信用模拟电路的半导体器件)

2.第二实施例(在第二基板中包括构成传感器的模拟电路的半导体器件)

3.第三实施例(在第二基板中包括存储元件的半导体器件)

4.第四实施例(在第二基板中包括接口物理电路且在第一基板中包括数字控制器电路的半导体器件)

5.第五实施例(具有三层构造的半导体器件)

6.变型例1(第一基板和第二基板通过tsv彼此电连接的半导体器件)

7.第六实施例(包含位于第二基板的后表面的功能元件的半导体器件)

8.变型例2(具有三层构造的半导体器件)

9.变型例3(包括有逻辑电路的第一基板层叠在包括有模拟电路的第二基板上的示例)

<1.第一实施例>

(1-1.基本构造)

图1图示了根据本发明的第一实施例的层叠体(层叠体1)的示意性构造。层叠体1构成半导体器件，并且包括彼此层叠且电连接的多个基板(这里，第一基板100和第二基板200)。层叠体1包括具有不同驱动电压的多个晶体管，多个晶体管构成模拟电路(例如，i/o电路210)和数字电路(例如，逻辑电路110)。根据本实施例的层叠体1具有这样的构造：具有不同电压的多个晶体管中的将被最低电压驱动的晶体管仅形成在一个基板(这里，第一基板100)中。

设置在层叠体1中的多个晶体管中的将以最低电压驱动的晶体管设置在如上所述的第一基板100中，且包含具有最低驱动电压的该晶体管的电路安装在第一基板100中。该电路例如是逻辑电路(逻辑电路110)。除了具有最低驱动电压的晶体管以外，逻辑电路110还可以包括将以相对低电压驱动的晶体管，即还可以包括除了层叠体1中包括的多个晶体管中的将以最高电压驱动的晶体管以外的晶体管。将以相对低电压驱动的晶体管例如是20nm代以下的晶体管，并且更优选14nm代以下的晶体管。这么，“nm代”最初表示栅极长度等的加工困难的部分的最小尺寸，但是现在不表示具体部分的尺寸。后续代的尺寸以约0.7这个因数减小。

如后面详细说明地，设置在第一基板100中的晶体管的示例包括使用高介电常数膜/金属栅极(高k/金属栅极)技术的晶体管和具有三维结构的晶体管。具有三维结构的晶体管的示例包括鳍式场效应晶体管(fin-fet)、三栅极(tri-gate)晶体管、纳米配线(nano-wire)晶体管、fd-soi晶体管、t-fet等。除了si以外，例如，晶体管还可以使用诸如ge等无机半导体或诸如iii-v族半导体和ii-vi族半导体等化合物半导体。它们的具体示例包括ingaas、ingasb、sige、gaassb、inas、insb、inganzno(igzo)、mos2、ws2、氮化硼和硅烷锗烯(silicanegermanene)。此外，可以采用使用石墨烯的石墨烯晶体管。

在层叠体1包括的多个晶体管中，将以最高电压驱动的晶体管(具体地，通常使用si基板的平面晶体管)设置在第二基板200中，且包括具有最高驱动电压的晶体管的电路安装在第二基板200中。该电路例如是模拟电路，且模拟电路的示例包括输入/输出(i/o)电路210和各种类型的模拟电路220和230。在层叠体1包括的多个晶体管中，除了具有最高驱动电压的晶体管以外，将被最低电压驱动的晶体管之外的晶体管也可以设置在i/o电路210和模拟电路220和230中。具体地，安装在第二基板200中的晶体管优选是20nm代以上的晶体管，更优选是比20nm代更早的晶体管。

(1-2.半导体器件的构造)

图2a是图示了作为本发明的第一实施例的半导体器件(半导体器件2a)的构造的框图。半导体器件2a包括适用于从近距离至远距离各种频带的通信用平台。在彼此电连接的第一基板100和第二基板200中，第一基板100包括逻辑电路110和基带用数据处理器120，且第二基板200除了i/o电路210以外，还包括作为模拟电路的例如rf前端单元220a和rf-ic单元230a，该rf前端单元220a包括收发开关和功率放大器，该rf-ic单元230a包括低噪放大器和收发混频器。此外，第二基板200可以包括构成诸如adc和dac等信号处理器和进行各频带切换的开关处理器的电路。

图3图示了图2a所示的半导体器件2a的横截面构造，且这里图示了这样的示例：作为构成i/o电路210、rf前端单元220a和rf-ic单元230a的晶体管，具有si平面结构的晶体管(si平面晶体管20)设置在第二基板200中；且作为构成逻辑电路110和数据处理器120的晶体管，具有fin-fet结构的晶体管70设置在第一基板100中。

第二基板200例如包括依次层叠在半导体基板10的主面(正面)上的多层配线形成单元40和表面配线形成单元50。si平面晶体管20设置为接近半导体基板10的主面10a，且导电层61和焊盘(金属膜62)设置在半导体基板10的背面10b，导电层61和焊盘(金属膜62)与背面10b之间具有绝缘层60。应注意，在图2a中，以设置有三个晶体管20的情况作为例子。然而，设置在半导体基板10中的晶体管20的数量不被特别限制，且可以是一个，或两个或更多。此外，可以设置有si平面晶体管以外的晶体管。

半导体基板10包括例如通过sti(浅沟槽隔离)形成的元件分离层11。元件分离层11例如是包括二氧化硅(sio2)膜的绝缘膜，且元件分离层11的一个面外露于半导体基板10的主面10a。

半导体基板10具有包括第一半导体层10s1(以下被称为半导体层10s1)和第二半导体层10s2(以下被称为半导体层10s2)的层叠构造。在半导体层10s1中，例如，构成晶体管20一部分的沟道区域和一对扩散层(将在后面说明)形成在单晶硅中。与此相比，半导体层10s2的极性不同于半导体层10s1的极性，并且形成为覆盖半导体层10s1和元件分离层11。半导体层10s2例如包括单晶硅。

半导体层10s2的表面(即，半导体基板10的背面10b)覆盖有绝缘层60。半导体层10s2具有孔隙10k，且孔隙10k填充有绝缘层60。此外，例如，接触插塞p1设置在孔隙10k的一部分中，该接触插塞p1延伸以穿过绝缘层60和元件分离层11彼此连接的部分。接触插塞p1例如包括主要含有诸如cu(铜)、w(钨)或铝(al)等低电阻金属的材料。此外，包括有ti(钛)或ta(钽)的单质、合金等的势垒金属层可以设置在这些低电阻金属周围。接触插塞p1的周围覆盖有绝缘层60，且接触插塞p1与半导体基板10(半导体层10s)电分离。

晶体管20是si平面晶体管，并且例如包括栅极电极21和构成源极区域和漏极区域的一对扩散层22(22s和22d)，如图4所示。

栅极电极21设置在半导体基板10的主面10a上。注意，包括二氧化硅膜等的栅极绝缘膜23设置在栅极电极21和半导体基板10之间。应注意，栅极绝缘膜23的厚度厚于诸如将在后面说明的fin-fet等具有三维结构的晶体管的厚度。例如，包括层压膜的侧壁24设置在栅极电极21的侧面，该层压膜包括氧化硅膜24a和氮化硅膜24b。

这对扩散层22例如包括其中扩散有杂质且构成半导体层10s1的硅。具体地，这对扩散层22包括对应于源极区域的扩散层22s和对应于漏极区域的扩散层22d，扩散层22s和扩散层22d之间设置有沟道区域。沟道区域在半导体层10s1中面向栅极电极21。例如，包括诸如nisi(硅化镍)或cosi(硅化钴)等金属硅化物的硅化物区域25(25s和25d)设置在扩散层22(22s和22d)的各自相应部分中。硅化物区域25减小将在后面说明的连接单元28a和28c与扩散层22之间的接触电阻。硅化物区域25各自的表面外露出于半导体基板10的主面10a，与该表面相反侧的面覆盖有半导体层10s2。此外，扩散层22的厚度和硅化物区域25的厚度均薄于元件分离层11的厚度。

金属膜m1埋入在层间绝缘膜27中。此外，连接单元28a至28d设置为穿过层间绝缘膜26和27。用作扩散层22d的漏极区域的硅化物区域25d和用作扩散层22s的源极区域的硅化物区域25s分别通过连接单元28b和连接单元28c连接至将在后面说明的配线40a的金属膜m1。接触插塞p1穿透层间绝缘膜26和27，且接触插塞p1的底端与例如选择线sl接触。因此，接触插塞p1延伸以穿过绝缘层60、元件分离层11、层间绝缘膜26和层间绝缘膜27。接触插塞p1具有例如截棱锥形状或截圆锥形状，这里，这些形状占据的面积从主面10a至背面10b(即，从底端至顶端)增大。

在多层配线形成单元40中，例如，层间绝缘膜41、层间绝缘膜42、层间绝缘膜43和层间绝缘膜44从靠近晶体管20这一侧依次层叠，并且设置有配线40a和40b。配线40a和40b均具有这样的构造：层叠有金属膜m1、金属膜m2、金属膜m3、金属膜m4和金属膜m5。这里，金属膜m1、金属膜m2、金属膜m3、金属膜m4和金属膜m5分别埋入在层间绝缘膜27、层间绝缘膜41、层间绝缘膜42、层间绝缘膜43和层间绝缘膜44中。此外，金属膜m1和金属膜m2经由穿过层间绝缘膜41的过孔v1彼此连接。同样，金属膜m2和金属膜m3经由穿过层间绝缘膜42的过孔v2彼此连接。金属膜m3和金属膜m4经由穿过层间绝缘膜43的过孔v3彼此连接。金属膜m4和金属膜m5经由穿过层间绝缘膜44的过孔v4彼此连接。如上所述，配线40a分别通过与金属膜m1接触的连接单元28b和连接单元28c连接至用作漏极区域和源极区域的扩散层22。应注意，图2a所示的多层配线形成单元40的构造是非限制性示例。

表面接合至第一基板100的表面配线形成单元50设置在多层配线形成单元40上。在表面配线形成单元50中，包括例如铜(cu)的金属膜52埋入在绝缘膜51的表面中，且金属膜52经由穿过绝缘膜51的过孔v5连接至多层配线形成单元40的金属膜m5。

如上所述，绝缘层60设置为覆盖半导体基板10。绝缘层60具有例如这样的多层构造：例如，层叠有可在低温形成的高k(高介电常数)膜、sio2膜和具有比sio2更低的电介质常数(低k)的材料。可在低温形成的高k(高介电常数)膜的示例包括hf氧化物，al2o3，ru(钌)氧化物，ta氧化物，包含al、ru、ta和hf中的一者以及si的氧化物，包含al、ru、ta和hf中的一者以及si的氮化物，包含al、ru、ta和hf中的一者以及si的氮氧化物。导电层61设置在绝缘层60的表面60s(即，与半导体基板10相反侧的表面)上。导电层61接触接触插塞p1的顶端，且导电层61的相反的表面接触用于外部连接的焊盘(金属膜62)。

应注意，微细背面触点可以形成在半导体基板10的背面10b。将微细背面触点设置在半导体器件2a的最上层中，这使得能够从任何地方构造外部连接电极，且能够实现多插脚连接。此外，这使形成凸块(bump)等变得容易，且有利地作用于配线中的ir降。此外，保护第二基板200的保护电路或保护二极管可以设置在半导体基板10的背面10b。

作为构成逻辑电路110和数据处理器120的晶体管，具有fin-fet结构的晶体管70设置在第一基板100中。

具有fin-fet结构的晶体管70包括例如鳍71a、栅极绝缘膜73和栅极电极74。鳍71a包括si，且具有源极区域71s和漏极区域71d。

鳍71a具有平板形状，且多个鳍71a设置为站立在包括例如si的半导体基板71上。例如，多个鳍71a均在x方向上延伸且在y轴方向上对齐。包括例如sio2的绝缘膜72设置在半导体基板71上。鳍71a的一部分埋入在绝缘膜72中。鳍71a的从绝缘膜72露出的侧面和顶面覆盖有栅极绝缘膜73，该栅极绝缘膜73包括例如hfsio、hfsion、tao或taon等。栅极电极74在与鳍71a的延伸方向(x方向)相交的z方向上延伸，以跨立过鳍71a。沟道区域71c形成在各鳍71a的与栅极电极74相交的部分中，且源极区域71s和漏极区域71d形成在沟道区域71c的两端并且将沟道区域71c夹在中间。应注意，图3所示的晶体管70的横截面构造图示了沿着图4中的线i-i获得的横截面。

在多层配线形成单元80中，例如，层间绝缘膜81、层间绝缘膜82、层间绝缘膜83和层间绝缘膜84从靠近晶体管70这一侧依次层叠，并且设置有配线80a和80b。配线80a和80b均具有这样的构造：层叠有金属膜m1'、金属膜m2'、金属膜m3'、金属膜m4'和金属膜m5'。这里，金属膜m1'、金属膜m2'、金属膜m3'和金属膜m4'、金属膜m5'分别埋入在层间绝缘膜81、层间绝缘膜82、层间绝缘膜83和层间绝缘膜84中。此外，金属膜m1'和金属膜m2'经由穿过层间绝缘膜41的过孔v1'彼此连接。同样，金属膜m2'和金属膜m3'经由穿过层间绝缘膜82的过孔v2'彼此连接。金属膜m3'和金属膜m4'经由穿过层间绝缘膜83的过孔v3'彼此连接。金属膜m4'和金属膜m5'经由穿过层间绝缘膜84的过孔v4'彼此连接。应注意，图2a所示的多层配线形成单元80的构造是非限制性示例。

表面接合至第二基板200的表面配线形成单元90设置在多层配线形成单元80上。在表面配线形成单元90中，包括例如铜(cu)的金属膜92埋入在绝缘膜91的表面中，且金属膜92经由穿过绝缘膜91的过孔v5'连接至多层配线形成单元980的金属膜m5'。

第一基板100和第二基板200通过接合(表面接合)以上述方式分别埋入表面配线形成单元50和表面配线形成单元90中的多个金属膜52和92来彼此电连接。应注意，除了cu以外，金属膜52和92还可以使用例如铝(al)、金(au)等，且优选使用与配线40a、40b、80a和80b相同的材料形成。因此，通过表面接合将第一基板100和第二基板200彼此接合，这种方式允许微细间距接合，且提高了配线布线的灵活性。此外，这可以在较窄的区域内布置更多的晶体管，从而实现高集成度。

应注意，晶体管70在这里是具有fin-fet结构的晶体管。然而，晶体管70不限于此，且可以是fin-fet以外的任何全耗尽型晶体管。此外，采用tri-gate晶体管70a(图6)、nano-wire晶体管70b(图7)和fd-soi晶体管70c(图8)作为全耗尽型晶体管。此外，例如，可以采用使用高介电常数膜/金属栅极(高k/金属栅极)技术的晶体管以及t-fet(隧道式场效应晶体管)70d(图9)。

使用高介电常数膜/金属栅极技术的晶体管是与晶体管20相同的平面晶体管，但是使用高介电材料用于栅极绝缘膜且使用低电阻金属用于栅极电极。高介电材料的示例包括铪氧化物。具有该结构的晶体管能够在使栅极绝缘膜变薄的同时减小栅极漏电流。

图6示意性地图示了tri-gate晶体管70a的结构。与图4所示的具有fin-fet结构的晶体管70一样，tri-gate晶体管70a包括在一个方向上延伸且包括si的鳍71a，以及与鳍71a大致正交的栅极电极74，且与fin-fet一样，栅极绝缘膜73设置在栅极电极74和鳍71a之间。鳍71a的左右面和顶面都被栅极电极74围绕，且与fin-fet一样，各面均用作栅极。在鳍71a中，沟道区域71c形成在与栅极电极74相交的部分中，且源极区域71s和漏极区域71d形成在两端并且将沟道区域71c夹在中间。应注意，tri-gate晶体管70a与fin-fet的不同之处在于：除了鳍71a的侧面以外，鳍71a的顶面也用作沟道。

图7示意性地图示了nano-wire晶体管70b的结构。与晶体管70和tri-gate晶体管70a一样，nano-wire晶体管70b是具有三维结构的晶体管。在nano-wire晶体管70b中，电流通过其流动的硅纳米配线75a覆盖有栅极电极74，且源极区域75s和漏极区域75d形成在栅极电极74的两侧，在源极区域75s和漏极区域75d之间具有栅极侧壁76。在nano-wire晶体管70b中，硅纳米配线75a的左右侧面和顶面覆盖有栅极电极74，这抑制截止电流的发生。此外，减小硅纳米配线75a的直径，可以抑制泄漏电流的发生。

图8图示了全耗尽型绝缘体上硅(fd-soi)晶体管70c的横截面构造。与晶体管20一样，fd-soi晶体管70c具有平面晶体管结构。在fd-soi晶体管70c中，被称为埋入氧化物膜的绝缘层79设置在半导体基板71和硅化物层77之间，硅化物层77构成沟道区域77c、源极区域77s和漏极区域77d。在fd-soi晶体管70c中，硅化物层77的厚度极薄(例如，10nm或更小)，且硅化物层77不需要沟道掺杂。因此，fd-soi晶体管70c可以变成被完全耗尽。

图9图示了隧道式场效应晶体管(t-fet)70d的横截面构造。t-fet70d具有与晶体管20一样的平面晶体管结构，并且是使用电子带间隧穿现象进行导通-截止控制的晶体管。在t-fet70d中，源极区域77s和漏极区域77d中的一者形成为包括p型导电半导体，且另一者形成为包括n型半导体。

应注意，图2a图示了这样的示例：第一基板100包括逻辑电路110和数据处理器120，且第二基板200除了i/o电路210，还包括一个fr前端单元220a和一个rf-ic单元230a。但是，构造不限于该示例。例如，为了符合各种频率情况下的通信标准，例如，第二基板200可以包括多种类型的rf前端单元220a1至220an和多种类型的rf-ic单元230a1至230an，如图10a所示。此外，例如，为了使半导体器件、软件、系统等的操作能够根据需要进行变化或自动化，例如，与图2b所示的半导体器件2b一样，能够编程的电路(可编程电路)可以形成在第一基板100中。例如，fpga(现场可编程门阵列)和cpu(中央处理单元)安装在可编程电路中。

此外，在安装于rf前端单元220a和rf-ic单元230a中的电路包括例如具有诸如鳍式场效应晶体管等具有低驱动电压的晶体管的情况下，例如，与图2c所示的半导体器件2c一样，电路部(例如，lna电路170)可以设置在第一基板100中。例如，rf-ic单元230a中包括的低噪放大器(lna)电路使用诸如晶体管70等具有三维结构的晶体管，这能够提高特性(例如，截止频率和最大振荡频率)。应注意，在安装于rf-ic单元230a中的电路中，允许设置在第一基板100中的电路不限于前述的lna电路170。使用诸如晶体管70等具有三维结构的晶体管构成的电路优选设置在第一基板100中，即使该电路是诸如rf-ic单元230a等通常被称为模拟电路的电路。

此外，在具有不同驱动电压的晶体管被包括在构造为模拟电路的电路中的情况下，模拟电路中的将以相对低的电压驱动的晶体管可以设置在第一基板100中。例如，在rf-ic单元230a包括将以相互不同的电压值驱动的晶体管的情况下，如图10b所示，包括有构成rf-ic单元230a的晶体管中的将以低电压驱动的晶体管的电路部可以设置在第一基板100(rf-ic单元130)中。

(1-3.作用和效果)

如上所述，在半导体集成电路器件中，小型化和低压化一直在根据摩尔定律的比例缩小法则不断发展，且近来已经需要超过至今使用的光刻的极限的微加工。特别地，以fin-fet等为代表的具有三维结构的晶体管的制造需要比现有si平面晶体管的微加工技术更精细的微加工技术，这导致制造成本的增加。

此外，近年来，可兼容各种通信频带的芯片安装在诸如智能手机等半导体集成电路器件中。在通常的半导体集成电路器件(半导体器件2a000)中，例如，可兼容各种通信频带的芯片(i/o电路1110a至1110d)，以及该芯片相关的数据处理所用的模拟芯片(模拟电路1130和1140)和逻辑芯片(逻辑电路1150)混合在一个基板(基板1100)中，如图11所示。因此，安装面积趋向于增大。此外，具有高驱动电压(例如，3.3v至1.8v)的晶体管包括在i/o电路1110a至1110d以及模拟电路1130和1140中。具有高驱动电压的晶体管在工艺技术上不同于以低电压驱动的晶体管。一般而言，平面晶体管被分类为具有高驱动电压的晶体管，且例如，前沿的具有三维结构的晶体管被分类为能够以低电压驱动的晶体管。作为前沿的具有三维结构的晶体管中的一种的fin-fet难以通过简单的改变(诸如改变栅极绝缘膜的厚度以形成平面晶体管等)来实现期望的特性，且需要添加大量的工序。此外，一些前沿的晶体管使用诸如石墨烯等新材料，这导致下述根本问题：前沿的晶体管不允许被形成为包含与平面晶体管相同的材料。因此，极其难以同时形成具有高驱动电压的晶体管和可低电压驱动的晶体管，且在同时制造这些晶体管的情况下，制造过程变得极其复杂，从而进一步增加制造成本。

作为用于实现减小安装面积和制造成本且简化制造过程的方法，可以考虑如上所述的方法。在该方法中，在安装于半导体器件中的多个晶体管中，将基于高耐压晶体管的电路和基于低耐压晶体管的电路(其包括具有比基于高耐压晶体管的电路更低的耐压的晶体管)分别单独安装在第一芯片和第二芯片中。然而，在该方法中，减小了安装面积，但是难以充分解决制造工序的复杂度和制造成本的增加。

与此相比，在本实施例中，在半导体器件2a(和半导体器件2b)中包括的多个晶体管中，可低电压驱动的晶体管和具有高驱动电压的晶体管设置在不同的基板中。具体地，将以最低电压驱动的晶体管70仅形成在第一基板100中，具有高驱动电压且具有例如si平面结构的晶体管20设置在第二基板200中。因此，使用前沿工艺形成的晶体管(这里，晶体管70)和使用现有制造工艺形成的晶体管(晶体管20)形成在不同的基板中，从而在减小使用前沿工艺的晶体管的形成区域的同时，也简化了制造过程。

如上所述，在根据本实施例的半导体器件2a(和半导体器件2)中，在安装于半导体器件2a中的多个晶体管中，将被最低电压驱动的晶体管70和具有比晶体管70更高的驱动电压且具有例如si平面结构的晶体管20设置在不同的基板中。这能够减小安装面积，且能够在不同的生产线中制造使用前沿工艺的晶体管和使用现有制造工艺的晶体管。换言之，能够简化制造包括有晶体管的电路基板的工序，且能够降低制造成本。此外，简化了制造过程，这能够提高成品率。

此外，在本实施例中，安装有适用于从近距离至远距离各种频带的通信用平台，使得包括有可低电压驱动的晶体管的用于基带的数据处理器120安装在第一基板100中，且包括例如收发开关和功率放大器的rf前端单元220a和包括低噪放大器和收发混频器的rf-ic单元230a等安装在第二基板200中。短程通信标准的示例包括nfc、1.2ghz或1.5ghz的gps、2.4ghz或5ghz的wi-fi、2.45g的w-lan(蓝牙(注册商标))、60ghz或90ghz或更高的毫米波、2g-3g、lte、5g等。远程通信标准包括zigbee、蓝牙、wimax等。因此，能够减小安装面积。

此外，在模拟电路包括具有不同驱动电压的晶体管的情况下，包括具有不同驱动电压的晶体管之中的将以低电压驱动的晶体管的电路部可以设置在第一基板100中。这能够进一步减小通常趋于增大的模拟电路的安装面积。

接着，给出第二至第五实施例及变型例的说明。应注意，与根据前述的第一实施例的半导体器件2a的部件对应的部件由相同的附图标记来标注。

<2.第二实施例>

图12图示了作为本发明的第二实施例的半导体器件3的示意性构造。在根据本实施例的半导体器件2a中，除了作为模拟电路的i/o电路210以外，诸如图像传感器、温度传感器、重力传感器和位置传感器等具有各种传感器功能的模拟电路(传感器电路240和传感器电路250)安装在第二基板200中。

应注意，在具有传感器功能的模拟电路包括具有不同驱动电压的晶体管的情况下，包含具有不同驱动电压的晶体管之中的将以低电压驱动的晶体管的电路部可以单独设置在第一基板100中，与前述的第一实施例一样。这能够减小通常趋于增大的模拟电路安装面积。

<3.第三实施例>

图13图示了作为本发明的第三实施例的半导体器件4的横截面构造。在根据本实施例的半导体器件4中，除了作为模拟电路的i/o电路210以外，具有存储器功能的模拟电路可以安装在第二基板200中。在半导体器件4中，存储元件30设置在半导体基板10的半导体层10s2的表面(即，背面10b)，存储元件30和半导体层10s2这一面之间具有包括三个层(60a、60b和60c)的绝缘层60。绝缘层60a的示例是可低温形成的高k(高介电常数)膜，即：hf氧化物，al2o3，ru(钌)氧化物，ta氧化物，包含al、ru、ta和hf中的一者以及si的氧化物，包含al、ru、ta和hf中的一者以及si的氮化物，或包含al、ru、ta和hf中的一者以及si的氮氧化物。绝缘层60b和60c包括例如sio2。非此即彼，绝缘层60c期望包括具有比sio2更低介电常数的材料(低k)。导电层31和34设置在绝缘层63的表面63s(即，与半导体基板10相反侧的面)上。导电层31和34分别接触接触插塞p1和p2的顶端。这里，作为示例，说明作为存储元件30的磁阻元件(磁隧道结；mtj)。

在存储元件30中，例如，依次层叠有用作下电极的导电层31、存储单元32和用作上电极(也用作位线bl)的导电层33。导电层31通过接触插塞p1、选择线sl和连接单元28b连接至硅化物区域25。

背面层间膜(绝缘层63a)设置在存储单元32和导电层31、33、34周围。作为绝缘层63a的材料，可以采用sio2或低k(低介电常数)膜等。此外，柱状导电层35设置在导电层34上，且也埋入在绝缘层63a中。此外，导电层33和导电层35通过共同覆盖导电层33和35的导电层36来彼此电连接。导电层36的周围埋入在绝缘层63b中。

存储元件30中的存储单元32优选是自旋转移磁化切换存储元件(stt-mtj；自旋转矩-磁隧道结)，其中，将在后面说明的存储层的磁化定向通过自旋转移而翻转，以存储信息。stt-mtj被允许以高速进行写入和读取；因此，stt-mtj是替代易失性存储器的有前途的非易失性存储器。

导电层31和导电层33均包括例如金属层，该金属层包括cu、ti、w、ru等。导电层31和导电层33均优选包括将在后面说明的基层32a或帽层32e的组成材料以外的金属，即主要包括cu、al和w。此外，导电层31和导电层33能够包括ti、tin(氮化钛)、ta、tan(氮化钽)、w、cu和al中任一者及其层叠构造。

图14图示了存储单元32的构造的示例。存储单元32具有例如这样的构造：从靠近导电层31这一侧依次包括基层32a、磁化固定层32b、绝缘层32c和存储层32d。换言之，存储元件30具有这样的底部插脚构造：在层叠方向上，从底部至顶部依次包括磁化固定层32b、绝缘层32c和存储层32d。改变具有单轴各向异性的存储层32d的磁化m32d的定向，以存储信息。信息“0”或“1”由存储层32d的磁化m32d和磁化固定层32b的磁化m32b之间的相对角度(平行或反平行)来定义。

基层32a和帽层32e均包括任意的含有ta、ru等的金属膜以及它们的层叠膜。

磁化固定层32b是用作存储层32d的存储信息(磁化方向)的参考的参考层，且包括具有磁矩的铁磁物质，其中，磁化m32b的方向固定至与膜面垂直的方向。磁化固定层32b包括例如co-fe-b。

不期望根据写入或读取来改变磁化固定层32b的磁化m32b的方向。然而，不必要将该方向固定至特定的方向，因为仅需要使磁化固定层32b的磁化m32b的方向比存储层32d的磁化m32d的方向更不容易移动。例如，与存储层32d相比，仅需要磁化固定层32b具有更大的矫顽力、更大的磁膜厚度或更大的阻尼常数。为了固定磁化m32b的方向，例如，仅需要设置与磁化固定层32b接触的诸如ptmn和irmn等反铁磁物质。可替代地，与这样的反铁磁物质接触的磁性物质可以磁耦合至磁化固定层32b(其间具有诸如ru等非磁性物质)，以间接固定磁化m32b的方向。

绝缘层32c是用作隧道阻挡层(隧道绝缘层)的中间层，且包括例如氧化铝或氧化镁(mgo)。特别地，绝缘层32c优选包括氧化镁，这能够增加磁阻变化比率(mr比率)，且能够提高自旋转移效率，从而减小存储层32d的磁化m32d的方向的翻转所用的电流密度。

存储层32d包括具有如下磁矩的铁磁物质，所述磁矩将磁化m32d的方向自由地改变至与膜表面垂直的方向。存储层32d包括例如co-fe-b。

图15更详细地图示了存储单元32的各层的构造的示例。基层32a具有例如这样的构造：从靠近第一电极(导电层31)这一侧依次层叠有3nm厚的ta层和25nm厚的ru膜。磁化固定层32b具有例如这样的构造：从靠近第一电极(导电层31)这一侧依次层叠有5nm厚的pt层、1.1nm厚的co层、0.8nm厚的ru层和1nm厚的(co20fe80)80b20层。绝缘层32c具有例如这样的构造：从靠近第一电极(导电层31)这一侧依次层叠有0.15nm厚的mg层、1nm厚的mgo层和0.15nm的mg层。存储层32d具有例如1.2nm至1.7nm的厚度t，且包括(co20fe80)80b20层。帽层32e具有例如这样的构造：从靠近第一电极(导电层31)这一侧依次为1nm厚的ta层、5nm厚的ru层和3nm厚的ta层。

应注意，在本实施例中，将mtj说明为存储元件30的示例。然而，存储元件30可以是任何其它非易失性元件或易失性元件。非易失性元件的示例除了mtj以外，还包括诸如reram和flash等电阻变化元件，且易失性元件的示例包括dram、spram等。

此外，在与前述的第一实施例一样，具有存储器功能的模拟电路包括具有不同驱动电压的晶体管的情况下，包括有具有不同驱动电压的晶体管中的将以低电压驱动的晶体管的电路部可以设置在第一基板100中。可替代地，在形成具有存储器功能的模拟电路的所有晶体管都是将以低电压驱动的晶体管的情况下，存储元件30本身可以设置在第一基板100中。这能够进一步减小通常趋于增大的模拟电路安装面积。应注意，这里示意了这样的示例：存储元件30设置在半导体基板10的背面10b。然而，本实施例不限于此，且存储元件30可以形成在多层配线形成单元40的内部。

<4.第四实施例>

图16图示了作为本发明的第五实施例的半导体器件4的示意性构造。在根据本实施例的半导体器件5中，各种接口作为模拟电路安装在第二基板200中。接口标准的示例包括mipi(移动行业处理器接口)、usb(通用串行总线)、hdmi(高分辨率多媒体接口(注册商标))、lvds(低电压差分信号)、雷电(thunderbolt)等。各种接口以该方式形成在一个基板中，且该基板用作接口平台芯片，这可以减小芯片的面积。此外，安装用于与本实施例一样的各种标准的接口平台芯片，可以提供可兼容各种接口标准的半导体器件。

应注意，在与第一实施例一样，包括有具有不同驱动电压的晶体管的电路混合在一个平台中的情况下，如前述的第一实施例所述，包括有具有低驱动电压的晶体管的电路优选安装在第一基板100中。例如，mipi包括作为模拟电路的phy单元和数字控制器，且数字控制器包括通常可低电压驱动的晶体管。因此，数字控制器和phy单元优选分别单独安装在第一基板100和第二基板200中。此外，phy单元中的包括可低电压驱动的晶体管的电路模块可以设置在第一基板100中。

<5.第五实施例>

图17a和17b均图示了作为本发明的第五实施例的半导体器件6的示意性构造的示例。半导体器件6例如是层叠型成像器件，且具有这样的构造：层叠有包括逻辑电路110的第一基板100和包括各种模拟电路的第二基板，以及包括像素单元310的第三基板。

与前述的实施例一样，除了诸如控制电路等形成为包括可低电压驱动的晶体管的逻辑电路以外，形成为包括可低电压驱动的晶体管(例如，包括第三实施例中提到的非易失性元件)的存储器150也安装在第一基板100中。例如，电路270、adc(模拟数字转换器)电路280a、电路280b等可以安装在第二基板200中。电路270具有图像处理功能。adc电路280a将从设置在像素单元中的单位像素输出的模拟信号转换成数字信号，并且输出该数字信号。例如，电路280b具有诸如wi-fi等外部通信功能。应注意，不是必须将非易失性元件安装在第一基板100中，且如图17b所示，非易失性元件的一部分可以作为存储器290设置在第二基板200中。第三基板300包括像素单元310。在像素单元310中，单位像素二维布置，且包括例如传输晶体管、复位晶体管、放大晶体管等。传输晶体管将通过光电转换器和光电转换而获得的电荷传输至fd(浮动扩散)单元。复位晶体管使fd单元的电势复位。放大晶体管输出与fd单元的电势对应的信号。因此，具有高驱动电压的晶体管可以被分别形成在第二基板200和第三基板300中。

例如，图18图示了图17a所示的半导体器件6(成像器件)的横截面构造的示例。半导体器件6包括层叠在第二基板200上的背面照射型光电转换器50x。在本实施例中，第二基板200的最上层包括例如含有cu的导电层36a和36b，且包含光电转换器50x的第三基板300在最低层中包括例如含有cu的导电层52d。第二基板200和第三基板300(即，导电层36b和导电层52d)通过连接单元52a和52b(它们在厚度方向上穿过光电转换器50x的部分或全部)、导电层52c(其位于光电转换器50x的最上部中)和导电层53(其位于光电转换器50x的最下层中)彼此连接。例如，平坦化膜55、滤色器层56和微透镜57依次设置在光电转换器50x被埋入的半导体基板54中。

在层叠型成像器件中，模拟电路区域趋于增大。此外，暂时保存图像数据的存储器的容量趋于增大，这导致确保安装面积的需求。与此相比，在本实施例中，包括可低电压驱动的晶体管的逻辑电路110和包括具有高驱动电压的晶体管的模拟电路(具有图像处理功能和adc电路280的模拟电路370)分别安装在不同的基板(第一基板100和第二基板200)中，且与逻辑电路一样，包含可低电压驱动的晶体管的存储器130安装在第一基板100中，这可以减小模拟电路的安装面积且可以确保具有各种功能的其它电路的安装面积。应注意，图18图示了这样的示例：第三基板300和第二基板200通过诸如连接单元52a和52b等硅通电极(硅通孔；tsv)彼此连接。然而，本实施例不限于此。例如，与第一基板100和第二基板200之间的连接一样，第三基板300和第二基板200可以通过金属配线之间的表面接合来彼此连接。

应注意，与根据前述的第一实施例的半导体器件2b一样，在本发明的半导体器件6中，与图19a和19b所示的半导体器件6c和6d类似，可编程电路可以形成在第一基板100中。这可以根据需要来使成像器件的操作进行变化和自动化。

<6.变型例1>

图20图示了作为前述的第一至第五实施例的变型例的半导体器件(半导体器件7)的横截面构造。在半导体器件7中，第一基板100和第二基板200通过tsvh1和h2彼此电连接，且在前述的第一至第五实施例所述的半导体器件2a至5中，可以与本变型例一样，通过tsvh1和h2将第一基板100和第二基板200彼此电连接。tsvh1和h2例如使用金属镶嵌构造来形成，且tsvh1和h2的侧面例如覆盖有诸如sio2等绝缘膜。例如，与tsvh1和h2的背面连接的导电层61允许用作电源。

在本变型例中，第一基板100和第二基板200通过tsvh1和h2彼此电连接，这除了前述的实施例中的效果以外，还实现这样的效果：可以更容易层叠第一基板100和第二基板200。

<7.第六实施例>

图21a图示了根据本发明的第六实施例的半导体器件(半导体器件8)的示意性构造的示例。图21b图示了图21a所示的半导体器件8的横截面构造。根据本实施例的半导体器件8具有这样的构造：构成各种模拟电路的晶体管20设置在构成第二基板200的半导体基板10(核心基板)的第一表面(表面s1)上，且无源元件(例如，电容器410a、存储元件420和电感器430)和天线440设置在第二面(表面s2)上，如图21a和21b所示。无源元件和天线440对应于本发明的“功能元件”的具体示例。这里，半导体基板10的第一面(表面s1)是第一基板100的接合面50a侧的面，且第二面(表面s2)是与第一面面对的表面。

此外，在根据本实施例的半导体器件8中，屏蔽结构(例如，屏蔽层501a、501b等)形成在第一基板100中设置的晶体管70和第二基板200中设置的功能元件之间。此外，引出电极(外部连接电极510a)设置在构成第一基板100的半导体基板71(核心基板)的与第一面s3(位于第二基板200的结合面这侧)面对的第二面s4上。

(7-1.半导体器件的构造)

在第二基板200中，与根据前述的第一实施例的半导体器件2一样，多层配线形成单元40和表面配线形成单元50依次层叠在半导体基板10的主面(表面s1)上。si平面晶体管20设置为接近半导体基板10的主面10a。在本实施例中，以电容器210a、存储元件420和电感器430为代表的无源元件以及天线440形成在半导体基板10的背面(面s2)上，无源元件和天线440之间具有绝缘层60和63。

电容器410a例如是所谓的mim(金属-绝缘体-金属)电容器，并且包括依次层叠在绝缘层60上的金属膜411、绝缘膜412和金属膜413。金属膜411和413的材料示例包括ti基和ta基，具体地，含有ti或ta作为主要元素的金属材料。应注意，金属材料可以含有氮(n)和氧(o)。此外，用作配线且含有铜(cu)、al、w等的金属膜可以设置在金属膜411和413上(与绝缘膜412相反的侧)。绝缘膜412的材料示例包括金属氧化物，诸如tao2基金属氧化物、hfo2基金属氧化物和zo2基金属氧化物。

应注意，电容器410实际上具有例如图22所示的构造。换言之，电容器410和电容器410具有这样的构造：金属膜411、绝缘膜412和金属膜413依次层叠在绝缘层60上，且金属膜411和金属膜413均电连接至背面微细触点。具体地，例如，金属膜411电连接至接触插塞p5，接触插塞p5穿过绝缘层63a、绝缘层60、半导体基板10和层间绝缘膜26、27且将金属膜m1和导电层64彼此电连接。例如，金属膜413电连接至接触插塞p4，接触插塞p4例如穿过绝缘层63a、绝缘层60、半导体基板10和层间绝缘膜26、27且将金属膜m1和导电层64彼此电连接。绝缘层63a设置在绝缘膜412的周围和金属膜411、413的周围。此外，导电层64设置在金属膜413上，且也埋入在绝缘层63a中。

存储元件420具有例如与前述的第三实施例所述的存储元件30(磁阻元件)类似的构造，且包括依次层叠的导电层421、存储单元422和导电层423。导电层421和存储单元422用作设置在导电层64上的下电极，且导电层423用作上电极。与导电层64、接触插塞p2和第三实施例一样，导电层421通过选择线sl和连接单元28b连接至硅化物区域25。

绝缘层63b设置在存储单元422和导电层421、423的周围。导电层65设置在导电层423上，且也埋入在绝缘层63b中。

电感器430设置在绝缘层63b上。电感器430具有例如其中卷绕有cu线的线圈形状，且在这里埋入在绝缘层63c中。

天线440设置在绝缘层63c上。尽管未示出，但是视情况，天线440例如电连接至rf前端单元(例如，图2a所示的rf前端单元220a)中设置的收发开关。天线440的类型不被特别限制，类型的示例包括诸如单极天线和偶极天线等线性天线和诸如其中低k膜夹在金属膜之间的微带天线等平面天线。此外，天线440可以包括例如如图23所示的多个天线440a、440b等。多个天线440a、440b等被设置，且分别发送和接收不同的数据，这能够实现通信的高速化(mimo技术)。绝缘层63d设置在天线440的周围。应注意，天线440优选设置在例如与构成上述的通信用模拟电路的rf前端单元220a面对的位置。

如上所述，晶体管设置在半导体基板10的表面(面s1)上，且小型化是困难的功能元件(诸如包括电容器410、存储元件420、电感器430等的无源元件等)以及天线440设置在半导体基板10的背面(面s2)上，这能够减小在半导体器件中占据大面积的模拟电路基板(第二基板200)的安装面积。

此外，无源元件和天线440形成在与设置有构成电路的晶体管20的面不同的面上，这可以提高设计的灵活性且可以形成具有各自适合的膜厚度、尺寸或材料的无源元件和天线440。因此，可以提高无源元件和天线440的元件特性。

此外，例如，待由rf前端单元220a接收的信号的强度依赖于与天线的距离。因此，在天线被布置在远距离处的情况下，信号的强度衰减；因此，在一些情况下，进行不了期望的信号处理。特别地，这对较高频率的影响更大。因此，与本实施例一样，将天线440设置在半导体基板10的背面(面s2)上，可以将天线440和rf前端单元220a布置在彼此相距最短距离处，且可以将天线440和rf前端单元220a彼此连接。

此外，可以通过微细背面触点将与上述的无源元件和天线440对应的模拟电路的正面和背面彼此电连接。这能够将安装在第二基板200中的各种电路布置在单个电路级别中。

注意，在电感器430和天线440设置在背面(s2)侧的情况下，可能的是，电磁噪声的影响施加于设置为与半导体基板10的主面接近的晶体管20和设置在第一基板100中的晶体管70。因此，在根据本实施例的半导体器件9中，优选设置有将在下面说明的诸如屏蔽层(例如，屏蔽层501a和501b)等屏蔽结构。设置屏蔽结构，这能够阻挡源于电感器430和天线440的电磁噪声。

形成有屏蔽层的位置的示例包括：第一基板100与第二基板200之间的位置(例如，金属膜m4和金属膜52之间(屏蔽层501a和501b))，与电感器430面对的区域(屏蔽层502)，以及与天线440面对的区域(屏蔽层503)。

作为屏蔽层501a、501b、502和503的材料，例如，优选使用具有极小磁各向异性和高初始磁导率的磁性材料，这样的磁性材料的示例包括坡莫合金(permalloy)材料。屏蔽层501a、501b、502和503可以形成为实心膜，或可以视情况，形成为其中具有缝隙。具体地，采用图24a至图24c所示的形状。

此外，基板上的凹凸结构的屏蔽模式结构和形状也可以减小电磁噪声的影响。例如，凹凸结构优选设置在半导体基板10的背面s2上。凹凸的形状不被特别限制，但是优选设置例如10nm至300nm的高差。应注意，尽管未图示，但是屏蔽层501a、501b、502和503各自电连接至配线中的一者。

此外，与本实施例一样，在无源元件、天线440等形成在半导体基板10的背面s2上的情况下，电连接至外部的电极引出端口，即外部连接电极510a可以设置在构成第一基板100的半导体基板71的背面(面s4)上。

外部连接电极510a是设置在半导体基板71上的导电层75，半导体基板71和导电层75之间具有绝缘层78。导电层75具有例如这样的构造：依次层叠有形成为包括cu的导电层79a和形成为包括al的导电层79b。例如，导电层75通过接触插塞p3电连接至金属膜m1'。绝缘层79设置在导电层75的周围。

即使在无源元件、天线440等形成在半导体基板10的背面s2上的情况下，也可以从任何地方构造电极引出端口，且也可以实现多插脚连接。此外，这使形成凸块等变得容易，且有利地作用于配线中的ir降。

应注意，不仅能够将电极引出端口形成在第一基板100的半导体基板71的背面s4上，而且可以与电容器410a一样，例如，通过露出用作电极的金属层而将电极引出端口形成在第二基板200的侧面(外部连接电极510b)。

与接触插塞p1和p2一样，接触插塞p3和p4包括例如主要含有诸如cu、w或铝等低电阻金属的材料。此外，包括ti或ta的单质或合金等的势垒金属层可以设置在这些低电阻金属的周围。接触插塞p3和p4的周边覆盖有绝缘层(例如，绝缘层76)，且接触插塞p3和p4与周围电分离。

构成绝缘层63的绝缘层63a、63b、64c和63d的材料包括sio2、低k(低介电常数)膜和高k(高介电常数)膜。然而，低k(低介电常数)膜是期望的。绝缘层78、78a和79的材料包括sio2、sin、sion和低k(低介电常数)。特别地，绝缘层78优选使用sio2形成，且绝缘层79可以使用任意上述材料形成。

(7-2.制造方法)

例如，可以根据图25所示的流程图来制造根据本实施例的半导体器件9。下面，参照图26a至图27b说明制造过程。

首先，如图26a所示，制造第一基板100(a)和第二基板200(b)(步骤s101a和s101b)。接着，例如，使第二基板200上下颠倒，且将第二基板200的接合面50a接合至第一基板100的接合面90a(步骤s102)。随后，如图27a所示，使第二基板200的半导体基板10s2变薄(步骤s103)。此时，也可以将第一基板100的半导体基板71薄化至例如数μm的厚度。特别地，在与将在后面说明的变型例3一样，第一基板100层叠在第二基板200上且诸如天线440等功能元件和诸如存储元件420等非易失性元件设置在第一基板100的背面的情况下，优选将第一基板100的半导体基板71薄化。随后，如图27b所示，将外部连接电极510a形成在第一基板100的背面s4上(步骤s104)。最后，绝缘层60、电容器410a、存储元件420、电感器430、天线440等依次顺序地形成在薄化的半导体基板10s2上(步骤s105)。完成图21所示的半导体器件9。

(7-3.作用和效果)

如上所述，在本实施例中，小型化困难的诸如电容器410、存储元件420和电感器430等无源元件设置在构成第二基板200的半导体基板10的背面s2上。除了前述的第一实施例中的效果以外，还实现这样的效果：能够在不大量增加工序数量的情况下，减小设置有模拟电路的第二基板200的安装面积。此外，天线440设置在半导体基板10的背面s2上，这实现这样的效果：可以减小与通信用电路的距离，以抑制信号的衰减，从而提高信号处理的可靠性。

<8.变型例2>

图28a是图示了作为根据前述的第一实施例的半导体器件(例如，半导体器件2a)的变型例的半导体器件(半导体器件9a)的示意性构造的示例的框图。图29图示了半导体器件9a的具体的横截面构造的示例。

包括适用于从近距离至远距离各种频带的通信用平台的半导体器件2a通常使用硅(si)基板作为核心基板，但是在一些情况下，部分使用化合物基半导体基板。在半导体器件2a的第二基板200中安装的i/o电路210、rf前端单元220a和rf-ic单元230a中，在一些情况下，例如，i/o电路210和rf-ic单元230a设置在si基板中，且rf前端单元220a设置在例如氮化镓(gan)基板中。在这种情况下，使用包括不同的材料的基板(这里是gan基板)构造的rf前端单元220a可以作为第三基板600层叠在例如包括i/o电路210和rf-ic单元230a的第二基板200上，如图29所示。本变型例具有这样的构造：gan基板用于第三基板600中的半导体基板10。

在半导体器件9a中，与前述的半导体器件2一样，第一基板100和第二基板200彼此接合且两者之间具有表面配线形成单元50和90。在第一基板100中，例如，如图5所示的fin-fet晶体管70设置在半导体基板71的主面(面s3)上，且外部连接电极510a设置在半导体基板71的背面(面s4)上。在第二基板200中，与前述的半导体器件8一样，si平面晶体管20设置为接近于半导体基板10的主面(面s1)10a。例如，电容器210a、存储元件420和电感器430形成在半导体基板10的背面(s2)上，电容器210a、存储元件420和电感器430与背面(s2)之间具有绝缘层60和63。构成表面配线形成单元的金属膜62形成在电容器410a、存储元件420和电感器430上，金属膜62与电容器410a、存储元件420和电感器430之间具有绝缘层63(63a至63c)。

在第三基板600中，多个晶体管620设置在gan基板610的主面(面s5)上。图30图示了晶体管620的横截面构造。晶体管620例如是高电子迁移率晶体管(hemt)。hemt是这样的晶体管：通过电场效应，控制在不同类型半导体之间的异质结界面处形成的二维电子气(沟道区域620c)。例如，algan层612(或alinn层)设置在gan基板610上，这形成algan/gan异质结结构。栅极电极621设置在algan层612上，它们之间具有栅极绝缘膜622。此外，源极电极623s和漏极电极623d设置在algan层612上，源极电极623s和漏极电极623d之间具有栅极电极621。n型区域612设置在与源极电极623s和漏极电极623d均接触的algan层612中。元件分离层613设置在各晶体管620之间。层间绝缘膜614形成在栅极电极621、源极电极623s和漏极电极623d的周围，且具有从靠近晶体管620这侧依次层叠有金属膜m1”和金属膜m2”的构造的多层配线形成单元设置在层间绝缘膜614上。此外，金属膜m1”和金属膜m2”埋入在层间绝缘膜615中，且金属膜m1”和金属膜m2”经由穿过层间绝缘膜615的过孔v1”彼此连接。与第二基板200的金属膜62表面接合的表面配线形成单元650设置在多层配线形成单元上。在表面配线形成单元650中，例如，形成为包括铜(cu)的金属膜652埋入在绝缘膜651的表面中，且金属膜652经由穿过绝缘膜651的过孔v2”连接至金属膜m2”。

作为基底基板的si基板611设置在gan基板610的背面(面s6)上。屏蔽层503设置在si基板611上，它们之间具有绝缘层663a。并且，天线440设置在屏蔽层503上，它们之间具有绝缘层663b。绝缘层663c设置在天线440的周围。应注意，si基板611可以通过半导体器件9a的制造过程中的研磨而薄化或移除，以将绝缘层663a直接层叠在gan基板610上。将si基板611薄化或移除，能够减小si基板611的寄生电容，且能够提高第三基板600中安装的各种电路的响应度。

在本变型例中，除了前述的第一实施例中的效果以外，在化合物半导体基板(例如，gan基板)用作基板，且例如包括放大器的放大器电路设置在gan基板中的情况下，与si基板相比，也抑制变形，这可以扩宽工作带宽。此外，例如，在设置有开关元件的情况下，提高了相对于高频的响应度。

应注意，图29图示了这样的示例：电容器210a、存储元件420和电感器430设置在第二基板200的背面s2上。然而，本变型例不限于此，且电容器210a、存储元件420和电感器430可以与天线440一起设置在第三基板600的背面s6上。

此外，尽管未示出，但是与第六实施例一样，天线440视情况电连接至收发开关，该收发开关设置在例如rf前端单元(例如，图22a所示的rf前端单元220a)中。屏蔽层502和503也电连接至配线中的一者。

此外，例如，在安装于rf-ic单元230a中的电路(例如，lna电路或收发混频器)例如包括如上所述的诸如鳍式场效应晶体管等具有低驱动电压的晶体管的情况下，与图28b所示的半导体器件9b一样，lna电路170可以以类似于图2c的方式设置在第一基板100中。此外，例如，安装于rf-ic单元230a中的电路(例如，lna电路或收发混频器)或安装于rf前端单元220a中的电路(例如，收发开关或功率放大器)包括例如hemt，且该电路可以设置在第三基板600中。

<9.变型例3>

图31a是图示了作为前述的第一至第六实施例和前述的变型例1和2的变型例的半导体器件(半导体器件2d)的示意性构造的示例的框图。在前述的实施例等中，已经给出了半导体器件2a至9的说明，其中，包含将以最高电压驱动的晶体管的第二基板200安装在包含将以最低电压驱动的晶体管的第一基板100上。然而，第一基板100和第二基板200的层叠顺序可以颠倒。在本变型例中，参照作为示例的图1所示的层叠体给出说明，且例如，可以采用这样的构造：包括有逻辑电路110的第一基板100层叠在包括有i/o电路210和模拟电路220、230的第二基板200上。

图32图示了半导体器件2d或半导体器件2e的具体的横截面构造的示例。在第一基板100设置在第二基板200上的情况下，上述的功能元件、非易失性元件等可以设置在第一基板100的半导体基板71的背面s4上。图32图示了这样的示例：天线440作为功能元件的示例设置在第一基板100的背面s4上。应注意，在功能元件设置在半导体基板71的背面s4上的情况下，优选视情况地设置屏蔽结构(例如，屏蔽层503)，如图32所示。在图32中，设置在半导体基板71的背面s4上的屏蔽层503埋入在绝缘层63e中，且天线440设置在绝缘层63e上。绝缘层63f设置在天线440的周围。与根据前述的第六实施例的绝缘层63一样，绝缘层63e和绝缘层63f的材料包括sio2、低k(低介电常数)膜、高k(高介电常数)膜等，但是低k(低介电常数)膜是期望的。

应注意，例如，在与第一实施例和变型例2一样，rf-ic单元230a中安装的电路(例如，lna电路和收发混频器)例如包括诸如鳍式场效应晶体管等具有低驱动电压的晶体管的情况下，与图31b所示的半导体器件2e一样，lna电路170可以设置在第一基板100中。此外，例如，在rf-ic单元230a中安装的电路(例如，lna电路和收发混频器)或rf前端单元220a中安装的电路(例如，收发开关和功率放大器)例如包括hemt的情况下，该电路可以设置在第三基板600中。

应注意，在例如lna电路170安装在第一基板100中且例如功率放大器安装在第三基板600中的情况下，考虑到数据交换，lna电路170和功率放大器优选布置在尽可能彼此靠近的位置。在这种情况下，与本变型例一样，第一基板布置在上侧且第二基板200布置在下侧的构造能够将lna电路170和功率放大器布置在彼此靠近的位置。

尽管已经在上面通过参照第一至第六实施例和变型例1至3说明了本发明，但是本发明不限于此，且可以以各种方式进行修改。例如，在前述的实施例等中，已经说明了逻辑电路安装在一个基板(第一基板100)上的半导体器件2a至7。然而，本发明不限于此，且逻辑电路可以安装在多个基板上。此外，包含具有最低驱动电压的晶体管的电路可以形成在第一基板100以外的基板中。此时，其它基板不包括构成半导体器件2a至7中任一者的多个晶体管之中的将以最高电压驱动的晶体管。

此外，在前述的第一至第四实施例中，例示了包括两个层(即，第一基板100和第二基板200)的半导体器件2a至5。然而，可以采用与第五实施例一样的具有三层构造的半导体器件，且进一步地，可以采用具有层叠有多个层的构造的半导体器件。

此外，已经在前述的实施例等中详细说明了晶体管20、70和存储元件30的构造。然而，不是必须设置所有的部件，或还可以包括任何其它部件。

此外，除了前述的第一至第六实施例所述的电路以外，例如，本发明的半导体器件还可以包括具有电源功能的电路和具有音频功能的电路，且这些电路例如安装在第二基板200中。

应注意，本文所述的效果仅是示例性的和非限制性的，本发明实现的效果可以是本文所述效果以外的效果。此外，本发明可以具有下面的构造。

(1)

一种层叠体，其包括：

多个晶体管；

第一基板；和

第二基板，所述第二基板与所述第一基板层叠且电连接至所述第一基板，

其中，所述多个晶体管中的将以作为最低电压的第一驱动电压驱动的第一晶体管仅设置在所述第一基板和所述第二基板中的所述第一基板中，以形成第一电路。

(2)

根据(1)所述的层叠体，其中，第二电路形成在所述第二基板中，所述第二电路包括所述多个晶体管中的将以高于所述第一驱动电压的第二驱动电压驱动的第二晶体管。

(3)

根据(2)所述的层叠体，其中，所述第一电路还包括将以高于所述第一驱动电压且低于所述第二驱动电压的第三驱动电压驱动的第三晶体管。

(4)

根据(2)或(3)所述的层叠体，其中，

所述第一晶体管和所述第二晶体管均包括栅极电极，一对源极-漏极电极，形成沟道的半导体膜，以及设置在所述栅极电极和所述半导体膜之间的栅极绝缘膜，且

所述第二晶体管中的所述栅极绝缘膜的厚度厚于所述第一晶体管中的所述栅极绝缘膜的厚度。

(5)

根据(1)至(4)中任一项所述的层叠体，其中，所述第一晶体管的半导体层包括硅(si)、锗(ge)、化合物半导体和石墨烯中的一者。

(6)

根据(5)所述的层叠体，其中，所述化合物半导体是iii-v族半导体或ii-vi族半导体。

(7)

根据(1)至(6)中任一项所述的层叠体，其中，所述第一晶体管是全耗尽型晶体管、t-fet和使用高介电常数膜/金属栅极(高k/金属栅极)技术的晶体管中的一种或多种。

(8)

根据(7)所述的层叠体，其中，所述全耗尽型晶体管是fin-fet、tri-gate晶体管、nano-wire晶体管和fd-soi晶体管。

(9)

根据(2)至(8)中任一项所述的层叠体，其中，所述第一电路是逻辑电路，且所述第二电路是模拟电路。

(10)

根据(1)至(9)中任一项所述的层叠体，其中，所述第一基板和所述第二基板通过表面接合或贯通电极来彼此电连接。

(11)

根据(1)至(10)中任一项所述的层叠体，其中，输入-输出电路和与外部连接的焊盘电极安装在所述第二基板中。

(12)

根据(1)至(11)中任一项所述的层叠体，其中，具有允许在多个频带进行发射和接收的通信功能的一个或多个电路安装在所述第二基板中。

(13)

根据(12)所述的层叠体，其中，具有允许在多个频带进行发射和接收的通信功能的所述电路包括：包含收发开关和功率放大器的rf前端单元，和包含低噪放大器和收发混频器的rf-ic单元。

(14)

根据(13)所述的层叠体，其中，在所述rf前端单元和所述rf-ic单元包括含有所述第三晶体管的第三电路的情况下，所述第三电路设置在所述第一基板中。

(15)

根据(1)至(14)中任一项所述的层叠体，其中，至少具有图像传感器功能的电路、具有温度传感器功能的电路、具有重力传感器功能的电路和具有位置传感器功能的电路安装在所述第二基板中。

(16)

根据(1)至(15)中任一项所述的层叠体，其中，包含具有存储器功能的非易失性元件的电路安装在所述第二基板中。

(17)

根据(1)至(16)中任一项所述的层叠体，其中，一种或多种类型接口标准的电路安装在所述第二基板中。

(18)

根据(17)所述的层叠体，其中，所述接口标准是mipi，所述mipi包括数字控制器和phy单元，且所述数字控制器和所述phy单元分别安装在所述第一基板和所述第二基板中。

(19)

根据(18)所述的层叠体，其中，所述phy单元包括所述第二电路和包括有所述第三晶体管的第三电路，且所述第三电路设置在所述第一基板中。

(20)

根据(1)至(20)中任一项所述的层叠体，其中，包括逻辑电路、模拟电路和像素单元，所述模拟电路、所述逻辑电路和所述像素单元分别安装在所述第二基板、所述第一基板和第三基板中。

(21)

根据(2)至(20)中任一项所述的层叠体，其中，所述第二基板包括核心基板，所述第二晶体管形成在所述核心基板的第一表面，功能元件形成在与所述第一表面面对的第二表面。

(22)

根据(21)所述的层叠体，其中，所述第二基板的第一面面对所述第一基板。

(23)

根据(21)或(22)所述的层叠体，其中，所述功能元件是电感器、电容器、非易失性元件和天线中的一种或多种。

(24)

根据(21)至(23)中任一项所述的层叠体，其中，屏蔽结构被包括在述第一基板和所述功能元件之间。

(25)

根据(24)所述的层叠体，其中，所述屏蔽结构是包括坡莫合金材料的屏蔽层。

(26)

根据(25)所述的层叠体，其中，所述屏蔽层设置在设置于所述第一基板中的所述第一晶体管和设置于所述第二基板中的所述第二晶体管之间。

(27)

根据(25)或(26)所述的层叠体，其中，所述屏蔽层具有缝隙。

(28)

根据(25)至(27)中任一项所述的层叠体，其中，所述屏蔽结构是设置在所述第二基板的所述核心基板的第二表面上的凹凸结构。

(29)

根据(21)至(28)中任一项所述的层叠体，其中，

所述第二基板包括位于所述核心基板和所述功能元件之间的绝缘膜，且

所述绝缘膜形成为包括具有比二氧化硅更低的k值的绝缘材料

(30)

根据(23)至(27)中任一项所述的层叠体，其中，所述天线设置在与所述rf前端单元面对的位置。

(31)

根据(23)至(30)中任一项所述的层叠体，其中，所述第二基板包括多个天线，所述多个天线的频带和通信标准中的一者或两者是不同的。

(32)

根据(23)至(31)中任一项所述的层叠体，其中，所述天线是单极天线、偶极天线和微带天线中的一种或多种。

(33)根据(23)至(32)中任一项所述的层叠体，其中，所述电容器包括一对电极，且一对电极中的各电极都电连接至不同的背面微细触点中的相应一个。

(34)根据(23)至(33)中任一项所述的层叠体，其中，所述电容器形成为包括钽氧化物(tao2)基、铪氧化物(hfo2)基或锆氧化物(zro2)基。

(35)根据(1)至(34)中任一项所述的层叠体，其中，所述第二基板层叠在所述第一基板上。

(36)根据(1)至(34)中任一项所述的层叠体，其中，所述第一基板层叠在所述第二基板上。

(37)根据(21)至(36)中任一项所述的层叠体，其中，所述第一基板包括核心基板，且所述第一晶体管被包括在所述核心基板的第一面侧，且所述功能元件和所述非易失性元件中的一种或多种形成在与所述第一面面对的第二面侧。

(38)

根据(1)至(37)中任一项所述的层叠体，其中，用于i/o连接的电路安装在所述第二基板中。

(39)

根据(1)至(38)中任一项所述的层叠体，其中，可编程电路或元件安装在所述第一基板中。

(40)

根据(39)所述的层叠体，其中，所述可编程电路包括fpga(现场可编程门阵列)和cpu(中央处理单元)。

(41)

根据(1)至(21)中任一项所述的层叠体，其中，引出电极设置在所述第一基板的与面对所述第二基板的面相反的面上。

(42)

根据(21)至(41)中任一项所述的层叠体，其中，化合物半导体基板用作所述第二基板中的核心基板。

(43)

根据(1)至(42)中任一项所述的层叠体，其中，包括有第四基板，所述第四基板包括作为核心基板的化合物半导体基板，且所述第四基板电连接至所述第一基板和所述第二基板中的一者或两者。

(44)

根据(43)所述的层叠体，其中，所述化合物半导体基板与绝缘层接触。

(45)根据(43)或(44)所述的层叠体，其中，低噪放大器安装在所述第一基板中，且功率放大器安装在所述第四基板中。

本申请基于2015年9月1日向日本专利局提交的第2015-172264号日本专利申请和于2016年3月4日向日本专利局提交的第2016-042653号日本专利申请，且享有该两项日本专利申请的优先权，并将该两项日本专利申请的全部内容以引用的方式并入本文。

本领域技术人员应理解，可以根据设计需求和其他因素，存在各种变型、组合、次组合和变化，只要它们在随附权利要求或该权利要求等同物的范围内。