用于后段工艺(BEOL)互连制造的表面对准光刻图案化方式的制作方法

本发明的实施例处于半导体结构和处理的领域，并且具体而言是用于后段工艺(beol)互连制造的表面对准光刻图案化方式和所得结构。

背景技术：

过去几十年来，集成电路中的特征的缩放已经成为不断成长的半导体产业背后的驱动力。缩放到越来越小的特征使得在半导体芯片的有限芯片面积上能够实现增大的功能单元密度。例如，缩小晶体管尺寸允许在芯片上并入更大数量的存储器或逻辑器件，为产品制造带来更大的容量。不过，对越来越大容量的驱动并非毫无问题。优化每个器件的性能的必要性变得越来越大。

集成电路通常包括导电微电子结构，其在现有技术中被称为过孔，以将过孔上方的金属线或其它互连电连接到过孔下方的金属线或其它互连。过孔通常通过光刻工艺形成。代表性地，可以在电介质层之上旋涂光致抗蚀剂层，可以通过图案化掩模使光致抗蚀剂层暴露于图案化的光化学辐射，并且然后可以对暴露的层进行显影，以便在光致抗蚀剂层中形成开口。接下来，可以通过使用光致抗蚀剂层中的开口作为蚀刻掩模在电介质层中蚀刻用于过孔的开口。该开口被称为过孔开口。最后，可以利用一种或多种金属或其它导电材料填充过孔开口以形成过孔。

在过去，过孔的尺寸和间隔已经被逐渐减小，并且预计在将来，对于至少一些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)，过孔的尺寸和间隔将继续逐渐减小。过孔尺寸的一种度量是过孔开口的临界尺寸。过孔的间隔的一种度量是过孔间距。过孔间距代表最近的相邻过孔之间的中心到中心距离。

在通过这样的光刻工艺图案化具有极小间距的极小过孔时，出现了若干挑战，尤其是在间距大约为70纳米(nm)或更小时和/或在过孔开口的临界尺寸大约为35nm或更小时。一种这样的挑战是过孔和上方互连之间的重叠，以及过孔和下方着陆互连之间的重叠，通常需要被控制到过孔间距的四分之一量级的高容限。过孔间距可以随着时间推移而不断缩放，重叠容限倾向于以光刻设备能够跟上的更大速率随之缩放。

另一种这样的挑战是过孔开口的临界尺寸通常倾向于比光刻扫描机的分辨率能力更快地进行缩放。存在用于收缩过孔开口的临界尺寸的收缩技术。不过，收缩量倾向于受到最小过孔间距以及收缩工艺被充分准确地建模的能力的限制，并且不会显著影响线宽粗糙度(lwr)和/或临界尺寸均匀性(cdu)。

又一个这样的挑战是光致抗蚀剂的lwr和/或cdu特性通常需要随着过孔开口的临界尺寸减小而减小，以便保持临界尺寸预算的相同总体分数。不过，当前大部分光致抗蚀剂的lwr和/或cdu特性并不会与过孔开口的临界尺寸减小的速度一样迅速地提高。

另一个这样的挑战是极小的过孔间距通常倾向于甚至低于极紫外光(euv)光刻扫描机的分辨能力。结果，通常可以使用两个、三个或更多不同的光刻掩模，这往往会增加成本。在某些点，如果间距继续减小，即使利用多个掩模，也不可能使用euv扫描机来印刷用于这些极小间距的过孔开口。以上因素对于考虑后段工艺(beol)金属互连结构的金属线之间的电介质插塞或金属线端部的放置和缩放也是相关的。

于是，在用于制造金属线、金属过孔和电介质插塞的后段金属化制造技术领域中需要改进。

附图说明

图1a-1d示出了根据本发明的实施例的集成电路层的部分的截面图，这些截面图代表涉及用于后段工艺(beol)互连制造的表面对准光刻图案化的方法中的各种操作。

图2a-2c示出了根据本发明的另一实施例的集成电路层的部分的截面图，这些截面图代表涉及用于后段工艺(beol)互连制造的表面对准光刻图案化的另一方法中的各种操作。

图3a和3b出了根据本发明的另一实施例的集成电路层的部分的截面图，这些截面图代表涉及用于后段工艺(beol)互连制造的表面对准光刻图案化的另一方法中的各种操作。

图4a-4d示出了根据本发明的另一实施例的集成电路层的部分的截面图，这些截面图代表形成自对准导电过孔的方法中的各种操作。

图5a示出了根据本发明的实施例的包括自对准导电过孔的集成电路层的一部分的截面图。

图5b示出了根据本发明的另一实施例的包括自对准导电过孔的集成电路层的一部分的截面图。

图6a示出了根据本发明的实施例的在层间电介质(ild)层上形成的硬掩模材料层的在沉积之后、但在图案化之前的起始结构的截面图。

图6b示出了根据本发明的实施例的在通过间距减半对硬掩模层进行图案化之后的图6a的结构的截面图。

图7示出了根据本发明的实施例的在涉及六倍的间距划分的基于间隔体的六次图案化(sbsp)处理方案中的截面图。

图8示出了根据本发明的实施例的一种实施方式的计算装置。

图9是实施本发明的一个或多个实施例的内插器。

具体实施方式

描述了用于后段工艺(beol)互连制造的表面对准光刻图案化方式和所得的结构。在下面的描述中，阐述了许多具体细节，诸如具体集成及材料体系，以便提供对本发明的实施例的深入了解。对本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，没有详细地描述诸如集成电路设计布局的公知特征，以避免不必要地使本发明的实施例难以理解。此外，应当认识到，在图中示出的各种实施例是示例性的表示并且未必是按比例绘制的。

以下描述中还仅为了参考的目的使用了某些术语，因此这些术语并非旨在进行限制。例如，诸如“上部”、“下部”、“上方”和“下方”等术语是指附图中提供参考的方向。诸如“正面”、“背面”、“后面”和“侧面”等术语描述在一致但任意的参照系内部件的部分的取向和/或位置，通过参考描述所讨论部件的文字和相关联的附图可以清楚地了解这些取向和/或位置。这种术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。

本文描述的一个或多个实施例涉及使用表面对准以实现自对准互连的制造的方法。为了提供语境，当前提高短接裕量的方案可以包括：(1)使用金属凹陷，以利用不同的硬掩模填充交替的金属沟槽，(2)使用不同“颜色”的金属帽作为模板，用于定向自组装(dsa)或选择性生长，或者(3)使金属或ild凹陷以向着感兴趣的线“引导”过孔。实施例可以被实施以基于例如用于10nm和更小技术节点的表面对准光刻图案化通过自对准来提供提高的过孔短接裕量。特定实施例可以包括使光刻图案自对准以导向抗蚀剂层下方的表面图案。这样的方法可以应用于任何互连金属层，并且也可能应用于栅极接触部。

实施例在被实施时可以提供优点，例如解决与常规光刻相关联的问题，常规光刻通常涉及使用扫描机的光学光刻系统在感兴趣的衬底正上方图案化出仅直接对准到下方的感兴趣层的特征。根据本发明的实施例，修改感兴趣的层，使得在抗蚀剂直接暴露在该层的表面上方时，促进特征以自对准方式直接出现在该层中的图案上方。可以使用若干方法之一来实施实施例，例如(1)执行单遍工艺，(2)执行双遍工艺(例如，将光刻图案折断成两个子图案)，或者(3)单层过孔工艺与(1)和(2)的组合。

在第一示例性方式中，描述了单遍工艺流程，其涉及向金属线之间的区域上选择性地移植抗蚀剂成分(例如，淬灭剂)。例如，图1a-1d示出了根据本发明的实施例的集成电路层的部分的截面图，这些截面图代表涉及用于后段工艺(beol)互连制造的表面对准光刻图案化的方法中的各种操作。

参考图1a，提供起点结构100作为在下方金属化层102的上方制造新金属化层的起点。下方金属化层102包括层间电介质(ild)层112，其上具有上表面部分114。上表面部分114可以与ild层112是相同材料，并且因此代表ild层112的上部分。在另一个实施例中，上表面部分是诸如电介质硬掩模层的不同电介质层。如下所述，ild层可以设置于衬底104上方，并且在一个实施例中，设置于下方金属化层之上。

金属化层102还包括形成于上表面层114和ild层112中的多条导电线106。在实施例中，多条导电线106是多种相同的导电线类型。在另一个实施例中，多条导电线106是多条交替的第一和第二不同类型的导电线。在一个实施例中，如所示，多条导电线106中的每者包括导电帽盖层108。多条导电线106中的一者或多者可以耦合到下方过孔，并且图1a中将其示例性位置示为110。在其它实施例中，帽盖层不导电，并可以执行击穿操作，而不希望的过孔位置受到帽盖层保护。

在实施例中，在多条导电线106是多条交替的第一和第二不同类型的导电线的情况下，通过如下操作来制造起始结构100：对硬掩模和ild层进行图案化，并且然后对金属沟槽的总数的一半进行金属化(例如，所述沟槽中的交替的沟槽)，使该总数的另一半打开，并且随后填充剩余的打开的沟槽。在实施例中，无论是相同的线或交替的不同线，都使用间距划分图案化工艺流程对ild中的用于形成导电线的沟槽进行图案化。下文结合图6a、图6b和图7更详细地描述了这种间距划分方案的非限制性示例。应当认识到，下文描述的以下工艺操作可以首先涉及间距划分，或者可以不涉及间距划分。在任一种情况下，但尤其是在也使用间距划分时，实施例可以实现金属层间距的连续缩放，缩放到超过现有技术光刻设备的分辨能力。

参考图1b，表面淬灭剂层116形成于金属化层102的ild层112的上表面部分114的暴露表面上，但不形成于多条导电线106的暴露表面上。在一个实施例中，表面淬灭剂层116被选择性地移植到金属化层102的ild层112的上表面部分114上。在另一个实施例中，表面淬灭剂层116被选择性地生长到金属化层102的ild层112的上表面部分114上。在特定实施例中，多条导电线的导电帽盖层108阻止在多条导电线102上形成表面淬灭剂层116。在任何情况下，然后在表面淬灭剂层116之上和多条导电线106之上形成抗蚀剂层118。

在实施例中，使用旋涂工艺形成抗蚀剂层118。在实施例中，抗蚀剂层118具有可光分解组分。在一个这样的实施例中，可光分解组分包括酸可解除保护的光致抗蚀剂材料。在实施例中，包括光致产酸剂(pag)成分，并且在具体实施例中，其包括从三乙基、三甲基和其它三烷基磺酸盐组成的组中选择的材料，其中磺酸盐基团是从三氟甲基磺酸盐、九氟丁基磺酸盐和p-甲苯基磺酸盐或包含结合到有机基团的-so3磺酸盐阴离子的其它示例组成的组中选择的。在实施例中，酸可解除保护的光致抗蚀剂材料是从聚合物、分子玻璃、碳硅烷和金属氧化物组成的组中选择的酸可解除保护材料。在实施例中，酸可解除保护的光致抗蚀剂材料包括从聚羟基苯乙烯、聚甲基丙烯酸酯、聚羟基苯乙烯或聚甲基丙烯酸酯的小分子量分子玻璃版组成的组中选择的材料，该小分子量分子玻璃版包含对针对羧酸、碳硅烷的酸催化的解除保护敏感的酯功能，以及对酸催化的解除保护或交联敏感的金属氧化物拥有的功能。在实施例中，如本文所示，可光分解材料是负色调材料。不过，在其它实施例中，可光分解材料不是基于光致产酸剂(pag)的可光分解材料和/或可光分解材料是正色调材料。

在实施例中，表面淬灭剂116包括可以用于相对于金属、金属氧化物或金属氮化物表面选择性地对准含sioh表面的分子。在一个这样的实施例中，表面淬灭剂116包括烷氧基硅烷或氨基硅烷。进一步输送淬灭分子或碱的示例包括3-氨丙基二甲基二甲胺基硅烷、3-氨丙基三乙氧基硅烷、或2-吡啶基乙基三乙氧基硅烷。在实施例中，表面淬灭剂116为碱，或者包括碱性成分，以对抗基于pag在暴露的光致抗蚀剂材料中产生的酸。表面淬灭剂116可以是移植层，并被称为淬灭剂，因为表面淬灭剂116有效地淬灭了在未意图暴露的位置中对光致抗蚀剂的任何曝光的效果，如下所述。

参考图1c，在多条导电线106的选定导电线107之上进行抗蚀剂层118的部分124的光刻曝光120，以形成暴露的抗蚀剂层122。表面淬灭剂层116在与选定导电线107相邻的抗蚀剂层118/122中建立灵敏度调制区域(也称为慢区)126。例如，在一个实施例中，抗蚀剂层118/122的酸在灵敏度调制区域126中被淬灭。在实施例中，抗蚀剂层118/122是负色调抗蚀剂层，因为在显影之后保留了抗蚀剂层118/122的暴露部分。应当认识到，也可以为正色调抗蚀剂实施本文所述的概念。

根据本发明的实施例，形成灵敏度调制区域126适应了光刻工艺的失准，从而在光刻曝光120期间不“暴露”与选定线107相邻的未选定线。在另一实施例中，形成灵敏度调制区域126适应了在光刻工艺中使用相对更宽的曝光窗口，从而在光刻曝光120期间不暴露与选定线107相邻的未选定线。在又一实施例中，形成灵敏度调制区域126适应了光刻工艺中的未对准和在光刻工艺中使用相对更宽的曝光窗口这两者，从而在光刻曝光120期间不暴露与选定线107相邻的未选定线。总体而言，即使可以暴露与选定导电线107相邻的导电线106之上的抗蚀剂层118/122的部分，由于表面淬灭剂层116对抗蚀剂层118的阻止效应，在最终显影时也不选择它们。

在实施例中，光刻曝光120涉及将结构暴露于极紫外(euv)或e束辐射。在实施例中，euv或e束辐射具有约13.5纳米的波长。在另一个实施例中，将结构暴露于极紫外(euv)或e束辐射包括将该结构暴露于5-150kev的范围内的能量。在实施例中，将该结构暴露于uv辐射包括将该结构暴露于具有大约365纳米的波长的能量。在实施例中，将该结构暴露于uv辐射包括将该结构暴露于具有大约193纳米的波长的能量。在实施例中，在光刻曝光120之后，执行烘焙操作。在一个这样的实施例中，在大致50-120摄氏度的范围内的温度下执行烘焙，持续大约0.5-5分钟的范围内的持续时间。

参考图1d，对暴露的抗蚀剂层122进行显影以去除抗蚀剂层的未暴露于光刻曝光120的部分并去除灵敏度调制区域126。暴露的部分124(不包括灵敏度调制区域126中暴露的抗蚀剂层的任何部分)被保留，作为选定导电线107之上的抗蚀剂特征128。在实施例中，抗蚀剂特征128具有凹角侧壁130，该侧壁与灵敏度调制区域126(现在已去除)的区域基本共形。在一个这样的实施例中，凹角侧壁130向内弯曲，如图所示。

在实施例中，在负色调显影的情况下，显影包括利用有机溶剂浸渍或涂布，接着利用另一种有机溶剂进行漂洗，该有机溶剂例如环己酮、2-庚酮、丙二醇乙酸甲酯或其它，该另一种有机溶剂例如己烷、庚烷、环己烷等。在另一个实施例中，在正色调显影的情况下，显影包括利用标准水性tmah显影剂(例如，浓度范围从0.1m-1m)或基于四烷基铵氢氧化物的其它水性或醇显影剂浸渍或涂布30-120秒，接着利用去离子(di)水进行漂洗。

在第二示例性方式中，描述了另一种单遍工艺流程，其涉及向与选定金属线相邻的金属线上选择性移植抗蚀剂成分(例如，淬灭剂)，其中金属线是不同类型和/或结构的交替线。例如，图2a-2c示出了根据本发明的另一实施例的集成电路层的部分的截面图，这些截面图代表涉及用于后段工艺(beol)互连制造的表面对准光刻图案化的另一方法中的各种操作。

参考图2a，提供起点结构200作为在下方金属化层202上方制造新金属化层的起点。下方金属化层202包括层间电介质(ild)层212，其上具有上表面部分214。上表面部分214可以与ild层212是相同材料，并且因此代表ild层212的上部分。在另一个实施例中，上表面部分是诸如电介质硬掩模层的不同电介质层。如下所述，ild层可以设置于衬底204上方，并且在一个实施例中，设置于下方金属化层之上。

金属化层202还包括形成于上表面层214和ild层212中的多条导电线206。在实施例中，多条导电线206是多条交替的第一206a和第二206b不同类型的导电线。多条导电线206中的一者或多者可以耦合到下方过孔，并且图2a中将其示例性位置示为210。

在实施例中，多条交替的第一206a和第二206b不同类型的导电线包括交替的不同的第一和第二组分的导电互连。不过，在另一个实施例中，金属线是由基本相同的材料制造的。在实施例中，线206a不包括导电帽盖208，而线206b包括导电帽盖208。在实施例中，第一金属线206a间隔开一间距，并且第二金属线206b间隔开相同间距。在其它实施例中，线未必间隔开一间距。此外，可能存在一些线与其它线具有不同临界尺寸(cd)的情况。

在实施例中，通过如下操作来制造包括交替的第一206a和第二206b不同类型的导电线的多条导电线206：对硬掩模和ild层进行图案化，并且然后对金属沟槽的总数的一半进行金属化(例如，所述沟槽中的交替的沟槽)，使该总数的另一半打开，并且随后填充剩余的打开的沟槽。在实施例中，使用间距划分图案化工艺流程对ild中的用于形成导电线的沟槽进行图案化。下文结合图6a、图6b和图7更详细地描述了这种间距划分方案的非限制性示例。应当认识到，下文描述的以下工艺操作可以首先涉及间距划分，或者不涉及间距划分。在任一种情况下，但尤其是也使用间距划分时，实施例可以实现金属层间距的连续缩放，缩放到超过现有技术光刻设备的分辨能力。

参考图2b，诸如表面淬灭剂层116的表面淬灭剂层形成于导电线206a的暴露表面上，但不形成于导电线206b的暴露表面上。在特定实施例中，导电线206b的导电帽盖层208阻止在其上形成表面淬灭剂层，并且表面淬灭剂层被约束到导电线的不包括导电帽盖208的表面。然后在表面淬灭剂层之上和多条导电线206中的两种类型206a和206b的线之上形成抗蚀剂层218，例如结合抗蚀剂层118描述的抗蚀剂层。在多条导电线206的选定导电线207之上执行抗蚀剂层218的部分224的光刻曝光220，以形成暴露的抗蚀剂层。

再次参考图2b，导电线206a之上的表面淬灭剂层在与选定导电线207相邻的抗蚀剂层218中建立灵敏度调制区域226。例如，在一个实施例中，抗蚀剂层218的酸在灵敏度调制区域226中被淬灭。在一个这样的实施例中，淬灭是由于所包括的表面淬灭剂层。在替代实施例中，省略表面淬灭剂层，并且由不同于线206b的线206a的表面化学制剂驱动淬灭。应当认识到，灵敏度调制区域226与导电线206a对准，而上述灵敏度调制区域226与多条导电线之间的ild表面对准。在实施例中，抗蚀剂层218是负色调抗蚀剂层，因为在显影之后保留了抗蚀剂层218的暴露部分。应当认识到，也可以为正色调抗蚀剂实施本文所述的概念。

参考图2c，对暴露的抗蚀剂层进行显影以去除抗蚀剂层的未暴露于光刻曝光220的部分并去除灵敏度调制区域226。曝光部分224(不包括灵敏度调制区域226中暴露的抗蚀剂层的任何部分)被保留，作为选定导电线207之上的抗蚀剂特征228。在实施例中，抗蚀剂特征228具有凹角侧壁230，该侧壁与灵敏度调制区域226(现在已去除)的区域基本共形。在一个这样的实施例中，凹角侧壁230向内弯曲，如图所示。

参考图1a-1d和图2a-2d的两种方案，根据本发明的实施例，制造后段工艺(beol)金属化层的方法包括在衬底上方的第一层间电介质(ild)层中沿后段工艺(beol)金属化层的第一方向形成多条导电线。表面淬灭剂层形成于ild层的上表面上、在多条导电线中的相邻导电线之间，或者形成于与多条导电线中的选定的一条导电线相邻的导电线上。抗蚀剂层形成于多条导电线上和表面淬灭剂层上。执行对多条导电线之一上方的抗蚀剂层的一部分的光刻曝光，其中表面淬灭剂层在与抗蚀剂层的该部分相邻的抗蚀剂层中建立灵敏度调制区域。对抗蚀剂层进行显影以去除抗蚀剂层中的未暴露于光刻曝光的部分，去除灵敏度调制区域，并保留抗蚀剂层的该部分。

在第三示例性方式中，描述了一种涉及向选定金属线上选择性地移植抗蚀剂成分(例如，淬灭剂)的工艺流程。例如，图3a和图3b出了根据本发明的另一实施例的集成电路层的部分的截面图，这些截面图代表涉及用于后段工艺(beol)互连制造的表面对准光刻图案化的另一方法中的各种操作。

参考图3a，提供起点结构300作为在下方金属化层302上方制造新金属化层的起点。下方金属化层302包括层间电介质(ild)层312，其上具有上表面部分314。上表面部分314可以与ild层312是相同材料，并且因此代表ild层312的上部分。在另一个实施例中，上表面部分是诸如电介质硬掩模层的不同电介质层。如下所述，ild层可以设置于衬底304上方，并且在一个实施例中，设置于下方金属化层之上。

金属化层302还包括形成于上表面层314和ild层312中的多条导电线306。在实施例中，多条导电线306是多条交替的第一306a和第二306b不同类型的导电线。多条导电线306中的一者或多者可以耦合到下方过孔，并且图3a中将其示例性位置示为310。

在实施例中，多条交替的第一306a和第二306b不同类型的导电线包括交替的不同第一和第二组分的导电互连。不过，在另一个实施例中，金属线是由基本相同的材料制造的。在实施例中，线306a不包括导电帽盖308，而线306b包括导电帽盖308。在实施例中，第一金属线306a间隔开一间距，并且第二金属线306b间隔开相同间距。在其它实施例中，线未必间隔开一间距。

再次参考图3a，诸如表面淬灭剂层116的表面淬灭剂层形成于导电线306b的暴露表面上，但不形成于导电线306a的暴露表面上。在特定实施例中，导电线306b的导电帽盖层308引导在其上形成表面淬灭剂层，并且表面淬灭剂层被约束到包括导电帽盖308的导电线的表面。然后在表面淬灭剂层之上和多条导电线306中的两种类型306a和306b的导电线之上形成抗蚀剂层318，例如结合抗蚀剂层118描述的抗蚀剂层。在与多条导电线306中的选定导电线307相邻的线之上执行抗蚀剂层318的部分324的光刻曝光320，以形成暴露的抗蚀剂层324。

再次参考图3a，导电线206b之上(即，选定线307之上)的表面淬灭剂层在选定导电线307之上的抗蚀剂层318中建立灵敏度调制区域326。例如，在一个实施例中，抗蚀剂层318的酸在灵敏度调制区域326中被淬灭。在一个这样的实施例中，淬灭是由于所包括的表面淬灭剂层。在替代实施例中，省略表面淬灭剂层，并且由不同于线306a的线306b(以及(如果包括)导电帽盖层308)的表面化学制剂驱动淬灭。应当认识到，灵敏度调制区域326与导电线306b对准，而上述灵敏度调制区域126与多条导电线之间的ild表面对准，并且上述灵敏度调制区域226与导电线206a对准。在实施例中，抗蚀剂层318是负色调抗蚀剂层，因为在显影之后保留了抗蚀剂层318的暴露部分。应当认识到，也可以为正色调抗蚀剂实施本文所述的概念。参考图3b，对暴露的抗蚀剂层324进行显影以去除抗蚀剂层的未暴露于光刻曝光320的部分并去除灵敏度调制区域326。曝光部分324(不包括灵敏度调制区域326中暴露的抗蚀剂层的任何部分)被保留，作为与选定导电线307相邻的导电线之上的抗蚀剂特征328。在实施例中，抗蚀剂特征328均具有凹角侧壁330，其与灵敏度调制区域326(现在已去除)的区域基本共形。在一个这样的实施例中，凹角侧壁330向内弯曲，如图所示。特征328在横向上与目标线307之上形成的开口340相邻。

更一般地参考结合图3a-3b所示的过程，根据本发明的实施例，制造后段工艺(beol)金属化层的方法包括在衬底上方的第一层间电介质(ild)层中沿后段工艺(beol)金属化层的第一方向形成多条导电线。表面淬灭剂层形成于多条导电线之一的上表面上。抗蚀剂层形成于多条导电线上和表面淬灭剂层上。对与多条导电线之一相邻的抗蚀剂层的部分执行光刻曝光，其中表面淬灭剂层在多条导电线之一上方的抗蚀剂层中建立灵敏度调制区域。对抗蚀剂层进行显影以去除抗蚀剂层的未暴露于光刻曝光的部分，以去除灵敏度调制区域，并保留抗蚀剂层的部分。

在实施例中，双遍工艺流程可以有效地组合结合图2a-2c和图3a-3b所描述的过程，例如，后者在前者之后，以最终在金属化层中的不同线上提供导电过孔位置。例如，在一个实施例中，对于第一遍，首先向奇数线上移植抗蚀剂成分(例如，淬灭剂)。然后对于第二遍，向偶数线上移植抗蚀剂成分。在一个特定的这种实施例中，冷冻第一遍获得的图案化抗蚀剂，以抵抗与第二遍相关联的处理。

如下文更详细所述，在实施例中，当在图1d、图2c或图3b的结构上制造随后的过孔层时，图1d、图2c或图3b的所得结构能够改善过孔短接裕量。在一个实施例中，实现了改进的短接裕量，因为使用表面对准光刻图案化方式制造结构减小了过孔短接到错误金属线的风险。在一个实施例中，实现了自对准，因为过孔放置基于初始的表面对准光刻图案化。

图1d或图2c的所得结构可以用于制造导电过孔结构替代所形成的抗蚀剂特征。作为一般处理示例，图4a-4d示出了根据本发明的另一实施例的集成电路层的部分的截面图，这些截面图代表形成自对准导电过孔的方法中的各种操作。

参考图4a，抗蚀剂特征428被示为大致在金属化层202的选定线207之上。抗蚀剂特征可以是例如结合图2c的抗蚀剂特征228描述的特征。参考图4b，在多条导电线206/207上方并与抗蚀剂特征428横向相邻地形成第二ild层402。参考图4c，去除抗蚀剂特征428以形成开口404。参考图4d，导电过孔406形成于开口404中。这样一来，形成了导电过孔406以替代抗蚀剂特征428。在实施例中，导电过孔406在多条导电线中的选定导电线207上并电耦合至该选定导电线207。

在实施例中，使用诸如旋涂和低温烘焙工艺的相对低温沉积工艺(例如，低于大约300摄氏度)形成第二ild层402，沉积工艺之后可能是平面化工艺。在实施例中，第二ild层402包括包含通过o基团交联在一起的多个三硅环己烷的层。例如，在一个这样的实施例中，链接的三硅环己烷结构包括低聚物的复杂混合物，但共同具有h帽盖的三硅环己烷环。在实施例中，通过均厚沉积一个或多个导电层并随后对一个或多个导电层进行平面化来形成导电过孔406。在另一个实施例中，通过在开口404内选择性地形成一个或多个导电层来形成导电过孔406。

在另一方面中，图3b的所得结构可以用于制造导电过孔结构来替代相邻抗蚀剂特征之间形成的开口。在实施例中，最终利用导电过孔填充开口340。在一个这样的实施例中，最终利用第二ild层替换抗蚀剂特征328。在特定的这种实施例中，第二ild层包括通过o基团交联在一起的多个三硅环己烷。

更一般地，一个或多个实施例涉及用于制造金属线以及金属线之间的导电过孔和非导电空间或中断(称为“插塞”)的方式。根据定义，过孔用于着陆于前一层金属图案上。通过这种方式，本文描述的实施例实现了更鲁棒的互连制造方案，因为放宽了对光刻设备的约束。这样的互连制造方案可以用于节省众多对准/曝光，并可以用于减少使用常规方式对这样的特征进行图案化本来所需的总工艺操作和处理时间。其它益处可以包括良率的改善，或防止短接到错误的线。在实施例中，最终结构的每个导电过孔基本上完美地自对准到下方的金属线。

如上文结合图1a-1d、图2a-2c和图4a-4d所述，最终在先前被导电线上的图案化抗蚀剂特征占用的位置中形成导电过孔结构。作为包括这样的导电过孔的金属化层的结构示例，图5a示出了根据本发明的实施例的包括自对准导电过孔的集成电路层的一部分的截面图。

参考图5a，集成电路结构500包括衬底204。多条交替的第一和第二导电线206沿着衬底204上方的第一层间电介质(ild)层212(可能还有214)中的后段工艺(beol)金属化层202的第一方向。尽管被示为交替的不同线，但线可以替代地是相同组分的线。导电过孔504在多个交替的第一和第二导电线206的导电线207之一上并与其电耦合。导电过孔504具有平坦顶表面510和凹角侧壁506。亦即，导电过孔504基本匹配上述抗蚀剂特征128或228的几何形状。在一个实施例中，导电过孔504在导电线207之一之上居中。第二ild层502在多条交替的第一和第二导电线206上方并在横向上与导电过孔504相邻。在实施例中，第二ild层502具有与导电过孔504的平坦顶表面510基本共面的最上表面，如图5a所示。平坦顶表面510可以形成于用于形成导电过孔504的平面化工艺(例如化学机械平面化(cmp)工艺)期间。

在实施例中，导电过孔504的凹角侧壁506向内弯曲，如图5a所示。在实施例中，集成电路结构500还包括在第二ild层502上并且在导电过孔504上并电连接到导电过孔504的上导电线508。在一个这样的实施例中，上导电线508沿与第一方向正交的第二方向。在实施例中，上导电线508包括在导电过孔504的整个平坦表面510上的阻挡层。

在实施例中，第二ild层502包括通过o基团交联在一起的多个三硅环己烷。在实施例中，第一导电线间隔开一间距，并且第二导电线间隔开相同间距。在实施例中，第一导电线的总体组分与第二导电线的总体组分相同。在另一实施例中，第一导电线的总体组分与第二导电线的总体组分不同。在实施例中，第一导电线中的每个包括导电帽盖层208，并且第二导电线中的每个不包括导电帽盖层。在一个这样的实施例中，多条交替的第一和第二导电线206中的导电线207之一是第一导电线，并且导电过孔504在导电线207之一的导电帽盖层208上。

如上文结合图3a-3b所述，最终在先前被图案化的抗蚀剂特征之间的开口占用的位置中形成导电过孔结构，该开口在导电线上方。作为包括这样的导电过孔的金属化层的结构示例，图5b示出了根据本发明的另一实施例的包括自对准导电过孔的集成电路层的一部分的截面图。

参考图5b，集成电路结构550包括衬底204。多条交替的第一和第二导电线206沿着衬底204上方的第一层间电介质(ild)层212(可能还有214)中的后段工艺(beol)金属化层202的第一方向。尽管被示为交替的不同线，但线可以替代地是相同组分的线。导电过孔554在多个交替的第一和第二导电线206中的导电线207之一上并与其电耦合。导电过孔554具有平坦顶表面560和向外倾斜的侧壁556。亦即，导电过孔554基本上匹配上述开口340的几何形状。在一个实施例中，导电过孔554在导电线207之一之上居中。第二ild层552在多条交替的第一和第二导电线206上方并在横向上与导电过孔554相邻。在实施例中，第二ild层552具有与导电过孔554的平坦顶表面560基本共面的最上表面，如图5b所示。平坦顶表面560可以形成于用于形成导电过孔554的平面化工艺(例如化学机械平面化(cmp)工艺)期间。

在实施例中，导电过孔554的向外倾斜的侧壁556向外弯曲，如图5b所示。在实施例中，集成电路结构550还包括在第二ild层552上并且在导电过孔554上并电连接到导电过孔554的上导电线558。在一个这样的实施例中，上导电线558沿与第一方向正交的第二方向。在实施例中，上导电线558包括导电过孔554的整个平坦表面560上的阻挡层。

在实施例中，第二ild层552包括通过o基团交联在一起的多个三硅环己烷。在实施例中，第一导电线间隔开一间距，并且第二导电线间隔开相同间距。在实施例中，第一导电线的总体组分与第二导电线的总体组分相同。在另一实施例中，第一导电线的总体组分与第二导电线的总体组分不同。在实施例中，第一导电线中的每个包括导电帽盖层208，并且第二导电线中的每个不包括导电帽盖层。在一个这样的实施例中，多条交替的第一和第二导电线206中的导电线207之一是第一导电线，并且导电过孔554在导电线207之一的导电帽盖层208上。

例如结合图5a或图5b所述的所得结构可以接下来用作用于形成后续金属线/过孔和ild层的基础。替代地，图5a或图5b的结构可以代表集成电路中的最终金属互连层。应当认识到，可以按照替代次序实践以上工艺操作，并非必需执行每一个操作，和/或可以执行附加的工艺操作。尽管已经结合选定操作详细描述了制造beol金属化层的金属化层的以上方法(例如，图1a-1d、图2a-2c、图3a-3b或图4a-4d)，但应当认识到，用于制造的附加操作或居间操作可以包括标准微电子制造工艺，例如光刻、蚀刻、薄膜沉积、平面化(例如化学机械抛光(cmp))、扩散、计量、使用牺牲层、使用蚀刻停止层、使用平面化停止层、和/或与微电子部件制造相关联的任何其它动作。

在实施例中，如整个本说明书中所用的，层间电介质(ild)材料由一层电介质或绝缘材料构成或包括一层电介质或绝缘材料。适当电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(sio2))、硅的氮化物(例如，氮化硅(si3n4))、硅的掺杂氧化物、硅的氟化氧化物、硅的掺碳氧化物、现有技术中已知的各种低k电介质材料及其组合。层间介质层可以由常规技术形成，例如，化学气相沉积(cvd)、物理气相沉(pvd)或其它沉积方法。

在实施例中，同样如整个本说明书中所用，金属线或互连线材料(和过孔材料)由一种或多种金属或其它导电结构构成。常见的示例是使用可以或可以不包括铜和周围ild材料之间的阻挡层的铜线和结构。如本文所用，术语金属包括多种金属的合金、堆叠体和其它组合。例如，金属互连线可以包括阻挡层、不同金属或合金的堆叠体等。于是，互连线可以是单一材料层，或者可以由包括导电衬层和填充层的几个层形成。可以使用任何适当的沉积工艺，例如电镀、化学气相沉积或物理气相沉积，以形成互连线。在实施例中，互连线由阻挡层和导电填充材料构成。在一个实施例中，阻挡层是钽或氮化钽层或其组合。在一个实施例中，导电填充材料是例如但不限于cu、al、ti、zr、hf、v、ru、co、ni、pd、pt、w、ag、au或其合金的材料。在本领域中有时也将互连线称为迹线、导线、线、金属、金属线或简称互连。

在实施例中，金属线的上表面上包括与上述阻挡层不同的导电帽盖层。在一个这样的实施例中，使用金属帽盖层，例如钴帽盖层。在另一个这样的实施例中，使用金属氮化物帽盖层，例如氮化钛或氮化钽帽盖层。在又一个这样的实施例中，使用导电金属氧化物帽盖层，例如氧化钌或氧化钼帽盖层。

在实施例中，也如整个本说明书中所用，硬掩模材料(在一些实例中还有蚀刻停止层)由与层间电介质材料不同的电介质材料构成。在一个实施例中，可以在不同区域中使用不同硬掩模材料，以便提供相对于彼此以及相对于下方电介质和金属层的不同生长或蚀刻选择性。在一些实施例中，硬掩模层包括一层硅的氮化物(例如，氮化硅)或一层硅的氧化物，或这两者或其组合。其它适当材料可以包括基于碳的材料，例如碳化硅，在另一个实施例中，硬掩模材料包括金属物质。例如，硬掩模或其它上覆材料可以包括一层钛或另一金属的氮化物(例如，氮化钛)。在这些层中的一个或多个中可以包括可能更少量的其它材料，例如氧。替代地，取决于特定实施方式，可以使用现有技术中已知的其它硬掩模层。硬掩模层可以通过cvd、pvd或其它沉积方法形成。

应当认识到，结合图1a-1d、图2a-2c、图3a-3b、图4a-4d、图5a和图5b描述的层和材料典型地形成于下方半导体衬底或结构(例如集成电路的下方器件层)上或上方。在实施例中，下方半导体衬底代表用于制造集成电路的一般工件对象。半导体衬底常常包括晶片或硅或另一种半导体材料的其它零件。适当的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(soi)以及由其它半导体材料形成的类似衬底。取决于制造阶段，半导体衬底常常包括晶体管、集成电路等。衬底还可以包括半导体材料、金属、电介质、掺杂剂和半导体衬底中常见的其它材料。此外，图1a-1d、图2a-2c、图3a-3b、图4a-4d、图5a和图5b中所示的结构可以制造于下方较低层级的互连层上。

如上所述，图案化特征可以被图案化成栅格状图案，其中线、孔或沟槽以恒定间距间隔开并具有恒定宽度。例如，可以通过间距减半或间距四分方式来制造图案。在示例中，使用光刻和蚀刻处理对均厚膜(例如，多晶硅膜)进行图案化，光刻和蚀刻处理可以涉及例如基于间隔体的四次图案化(sbqp)或间距四分。应当认识到，可以通过多种方法制造线的栅格图案，所述方法包括193nm浸没式光刻(il93)、euv和/或ebdw光刻、定向自组装等。在其它实施例中，间距不需要恒定，宽度也不需要恒定。

在实施例中，间距划分技术用于增大线密度。在第一示例中，可以实施间距减半以使所制造栅格结构的线密度加倍。图6a示出了在层间电介质(ild)层上形成的硬掩模材料层的沉积之后、但在其图案化之前的起始结构的截面图。图6b示出了在通过间距减半对硬掩模层图案化之后的图6a的结构的截面图。

参考图6a，起始结构600具有形成于层间电介质(ild)层602上的硬掩模材料层604。图案化掩模606设置在硬掩模材料层604上方。图案化掩模606具有在硬掩模材料层604上沿其特征(线)的侧壁形成的间隔体608。

参考图6b，在间距减半方式中对硬掩模材料层604图案化。具体而言，首先去除图案化掩模606。所得的间隔体608图案已经使掩模606的密度加倍或使掩模606的间距或特征减半。例如，通过蚀刻工艺将间隔体608的图案转移到硬掩模材料层604，以形成图案化硬掩模610，如图6b中所示。在一个这样的实施例中，图案化硬掩模610被形成为具有栅格图案，该栅格图案具有单向线。图案化硬掩模610的栅格图案可以是紧密间距栅格结构。例如，可能无法直接通过常规光刻技术实现紧密间距。再者，尽管未示出，但可以通过第二轮间隔体掩模图案化对初始间距进行四分。因此，图6b的图案化硬掩模610的栅格状图案可以具有以恒定间距间隔开并且相对于彼此具有恒定宽度的硬掩模线。实现的尺寸可以远小于所采用的光刻技术的临界尺寸。因此，可以使用光刻和蚀刻处理对均厚膜进行图案化，这可以涉及例如基于间隔体的两次图案化(sbdp)或间距减半，或基于间隔体的四次图案化(sbqp)或间距四分。

应当认识到，也可以实施其它间距划分方式。例如，图7示出了在涉及六倍的间距划分的基于间隔体的六次图案化(sbsp)处理方案中的截面图。参考图7，在操作(a)，示出了在光刻、细化和蚀刻处理之后的牺牲图案x。在操作(b)，示出了在沉积和蚀刻之后的间隔体a和b。在操作(c)，示出了在去除间隔体a之后的操作(b)的图案。在操作(d)，示出了在沉积间隔体c之后的操作(c)的图案。在操作(e)，示出了在蚀刻间隔体c之后的操作(d)的图案。在操作(f)，在去除牺牲图案x并去除间隔体b之后实现了间距/6的图案。

在实施例中，使用193nm浸没式光刻(i193)、euv光刻和/或ebdw光刻等执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂层(arc)层和光致抗蚀剂层构成的三层掩模。在特定的这种实施例中，形貌掩蔽部分是碳硬掩模(chm)层，并且抗反射涂层是硅arc层。

本文描述的实施例可以用于制造很宽范围的不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其它实施例中，可以制造半导体存储器。此外，可以在现有技术已知的宽范围的各种电子装置中使用集成电路或其它微电子器件。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其它部件耦合。例如，处理器可以由一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每个可以潜在地使用本文公开的方法来制造。

图8示出了根据本发明的一种实施方式的计算装置800。计算装置800容纳板802。板802可以包括若干部件，包括但不限于处理器804和至少一个通信芯片806。处理器804物理和电耦合到板802。在一些实施方式中，至少一个通信芯片806还物理和电耦合到板802。在其它实施方式中，通信芯片806是处理器804的部分。

取决于其应用，计算装置800可以包括可以或可以不物理和电耦合到板802的其它部件。这些其它部件包括但不限于易失性存储器(例如，dram)、非易失性存储器(例如，rom)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(gps)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、压缩磁盘(cd)、数字多用盘(dvd)等)。

通信芯片806能够实现用于向和从计算装置800传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固体介质使用经调制的电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片806可以实施若干无线标准或协议中的任何标准或协议，包括但不限于wi-fi(ieee802.11系列)、wimax(ieee802.16系列)、ieee802.20、长期演进(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其衍生物，以及被指定为3g、4g、5g和更高版本的任何其它无线协议。计算装置800可以包括多个通信芯片806。例如，第一通信芯片806可以专用于诸如wi-fi和蓝牙的较短距离无线通信，并且第二通信芯片806可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do等较长距离无线通信。

计算装置800的处理器804包括封装于处理器804内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个结构，例如根据本发明的实施方式构建的beol金属化层。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。

通信芯片806也包括封装于半导体芯片806内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯包括一个或多个结构，例如根据本发明的实施方式构建的beol金属化层。

在其它实施方式中，计算装置800内容纳的另一个部件可以包含集成电路管芯，该集成电路管芯包括一个或多个结构，例如根据本发明的实施方式构建的beol金属化层。

在各种实施方式中，计算装置800可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(pda)、超级移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其它实施方式中，计算装置800可以是处理数据的任何其它电子装置。

图9示出了包括本发明的一个或多个实施例的内插器900。内插器900是用于将第一衬底902桥接到第二衬底904的居间衬底。第一衬底902可以是例如集成电路管芯。第二衬底904可以是例如存储器模块、计算机母板或另一集成电路管芯。通常，内插器900的目的是将连接扩展到更宽的间距或将连接重新布线到不同的连接。例如，内插器900可以将集成电路管芯耦合到球栅阵列(bga)906，球栅阵列接着可以耦合到第二衬底904。在一些实施例中，第一和第二衬底902/904附接到内插器900的相对侧。在其它实施例中，第一和第二衬底902/904附接到内插器900的相同侧。并且在其它实施例中，利用内插器900互连三个或更多衬底。

内插器900可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其它实施方式中，内插器可以由交替的刚性或柔性材料形成，其可以包括与上文描述为用于半导体衬底中的材料相同的材料，例如硅、锗和其它iii-v族和iv族材料。

内插器可以包括金属互连908和过孔910，包括但不限于穿硅过孔(tsv)912。内插器900还可以包括嵌入式器件914，包括无源和有源器件。这样的器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(esd)器件。还可以在内插器900上形成更复杂的器件，例如，射频(rf)器件、功率放大器、功率管理器件、天线、阵列、传感器和mems器件。根据本发明的实施例，本文公开的设备或工艺可以用于内插器900的制造中。

于是，本发明的实施例包括用于后段工艺(beol)互连制造的表面对准光刻图案化方式和所得的结构。

示例性实施例1：一种集成电路结构包括衬底。多条交替的第一和第二导电线沿着衬底上方的第一层间电介质(ild)层中的后段工艺(beol)金属化层的第一方向。导电过孔在多条交替的第一和第二导电线中的导电线之一上并与其电耦合，导电过孔具有平坦顶表面和凹角侧壁，并且导电过孔在导电线之一之上居中。第二ild层在多条交替的第一和第二导电线上方并且在横向上与导电过孔相邻。第二ild层具有与导电过孔的平坦顶表面基本共面的最上表面。

示例性实施例2：根据示例性实施例1所述的集成电路结构，其中导电过孔的凹角侧壁向内弯曲。

示例性实施例3：根据示例性实施例1或2所述的集成电路结构，还包括在第二ild层上并且在导电过孔上并与导电过孔电连接的上导电线，上导电线沿与第一方向正交的第二方向。

示例性实施例4：根据示例性实施例3所述的集成电路结构，其中上导电线包括在导电过孔的整个平坦表面上的阻挡层。

示例性实施例5：根据示例性实施例1、2、3或4所述的集成电路结构，其中第二ild层包括通过o基团交联在一起的多个三硅环己烷。

示例性实施例6：根据示例性实施例1、2、3、4或5所述的集成电路结构，其中第一导电线间隔开一间距，并且其中第二导电线间隔开相同间距。

示例性实施例7：根据示例性实施例1、2、3、4、5或6所述的集成电路结构，其中第一导电线的总体组分与第二导电线的总体组分相同。

示例性实施例8：根据示例性实施例1、2、3、4、5或6所述的集成电路结构，其中第一导电线的总体组分与第二导电线的总体组分不同。

示例性实施例9：根据示例性实施例1、2、3、4、5、6或8所述的集成电路结构，其中第一导电线中的每者包括导电帽盖层，其中第二导电线中的每者不包括导电帽盖层，其中多条交替第一和第二导电线中的导电线之一是第一导电线，并且其中导电过孔在导电线之一的导电帽盖层上。

示例性实施例10：一种集成电路结构包括衬底。多条交替的第一和第二导电线沿着衬底上方的第一层间电介质(ild)层中的后段工艺(beol)金属化层的第一方向。导电过孔在多条交替的第一和第二导电线中的导电线之一上并与其电耦合，导电过孔具有平坦顶表面和向外倾斜的侧壁，并且导电过孔在导电线之一之上居中。第二ild层在多条交替的第一和第二导电线上方并且在横向上与导电过孔相邻。第二ild层具有与导电过孔的平坦顶表面基本共面的最上表面。

示例性实施例11：根据示例性实施例10所述的集成电路结构，其中导电过孔的向外倾斜的侧壁向外弯曲。

示例性实施例12：根据示例性实施例10或11所述的集成电路结构，还包括在第二ild层上并且在导电过孔上并与导电过孔电连接的上导电线，上导电线沿与第一方向正交的第二方向。

示例性实施例13：根据示例性实施例12所述的集成电路结构，其中上导电线包括在导电过孔的整个平坦表面上的阻挡层。

示例性实施例14：根据示例性实施例10、11、12或13所述的集成电路结构，其中第二ild层包括通过o基团交联在一起的多个三硅环己烷。

示例性实施例15：根据示例性实施例10、11、12、13或14所述的集成电路结构，其中第一导电线间隔开一间距，并且其中第二导电线间隔开相同间距。

示例性实施例16：根据示例性实施例10、11、12、13、14或15所述的集成电路结构，其中第一导电线的总体组分与第二导电线的总体组分相同。

示例性实施例17：根据示例性实施例10、11、12、13、14或15所述的集成电路结构，其中第一导电线的总体组分与第二导电线的总体组分不同。

示例性实施例18：根据示例性实施例10、11、12、13、14、15或17所述的集成电路结构，其中第一导电线中的每者包括导电帽盖层，其中第二导电线中的每者不包括导电帽盖层，其中多条交替的第一和第二导电线中的导电线之一是第一导电线，并且其中导电过孔在导电线之一的导电帽盖层上。

示例性实施例19：一种制造后段工艺(beol)金属化层的方法包括沿衬底上方的第一层间电介质(ild)层中的后段工艺(beol)金属化层的第一方向形成多条导电线。在ild层的上表面上，在多条导电线中的相邻导电线之间形成表面淬灭剂层。抗蚀剂层形成于多条导电线上和ild层的上表面上的表面淬灭剂层上。对多条导电线之一上方的抗蚀剂层的一部分执行光刻曝光，其中表面淬灭剂层在与抗蚀剂层的部分相邻的抗蚀剂层中建立灵敏度调制区域。对抗蚀剂层进行显影以去除抗蚀剂层中的未暴露于光刻曝光的部分，去除灵敏度调制区域，并保留抗蚀剂层的部分。形成导电过孔以替代抗蚀剂层的部分，所述导电过孔在所述多条导电线之一上并与其电耦合。

示例性实施例20：根据示例性实施例19所述的方法，其中形成导电过孔以替代抗蚀剂层的部分包括在多条导电线上方并与抗蚀剂层的部分横向相邻地形成第二ild层，去除抗蚀剂层的部分以形成开口，以及在开口中形成导电过孔。

示例性实施例21：根据示例性实施例20所述的方法，其中形成第二ild层包括形成包括通过o基团交联在一起的多个三硅环己烷的层。

示例性实施例22：根据示例性实施例19、20或21所述的方法，其中形成多条导电线包括使用间距划分图案化工艺。

示例性实施例23：一种制造后段工艺(beol)金属化层的方法包括沿衬底上方的第一层间电介质(ild)层中的后段工艺(beol)金属化层的第一方向形成多条导电线。表面淬灭剂层形成于多条导电线之一的上表面上。抗蚀剂层形成于多条导电线上和表面淬灭剂层上。对与多条导电线之一相邻的抗蚀剂层的部分执行光刻曝光，其中表面淬灭剂层在多条导电线之一上方的抗蚀剂层中建立灵敏度调制区域。对抗蚀剂层进行显影以去除抗蚀剂层中的未暴露于光刻曝光的部分，去除灵敏度调制区域，并保留抗蚀剂层的部分。导电过孔形成于多条导电线之一上并与其电耦合。

示例性实施例24：根据示例性实施例23所述的方法，还包括利用第二ild层替换抗蚀剂层的部分，第二ild层包括由o基团交联在一起的多个三硅环己烷。

示例性实施例25：根据示例性实施例23或24所述的方法，其中形成多条导电线包括使用间距划分图案化工艺。