半导体封装体及其制造方法与流程

本发明是有关于一种半导体封装体以及半导体封装体的制造方法。

背景技术：

应用半导体封装技术，半导体产品可被更密集地形成集成，且在微缩至更小尺寸的情形下提供更佳的执行效能。因此，为了满足不同的半导体封装体的需求，用以形成半导体封装体的方法，像是打线接合工艺、倒晶封装工艺以及晶圆级封装等，也不断的发展。其中有些半导体封装的方法通过具客制化接点配置的中介层将半导体元件组合成半导体封装体。然而，当制作不同配置的半导体封装体时，具客制化接点配置的中介层需要每次重新设计，且需要对应设计的光罩才能制造。更进一步地说，每个半导体封装体中用以制造中介层所需的光罩设计皆不同。因此，制造中介层所需的光罩会大幅地增加制造半导体封装体所需的成本。由此可见，上述半导体封装体的制作方法现有的架构，显然仍存在不便与缺陷，而有待加以进一步改进。为了解决上述问题，相关领域莫不费尽心思来谋求解决之道，但长久以来一直未见适用的方式被发展完成。因此，如何能活跃解决上述问题，实属当前重要研发课题之一，也成为当前相关领域亟需改进的目标。

技术实现要素：

本发明之一目的是有关于一种半导体封装体及其制造方法，其通过在中介层中形成具有多个重复的多边形单元的图样的贯通特征，使得与中介层协作的重分布层可适应各种半导体元件中不同尺寸的触垫。甚至，还可较佳地相容各种位置配置的半导体元件与电性凸块。由于中介层的贯通特征可通过单一配置相容多种相异的半导体封装体的配置，因此，相较每个不同的半导体封装体的配置皆需要客制化相异的贯通特征来搭配的制造方法，本发明所述的制造方法可通过采用单一配置的遮罩制造适用任意配置的中介层的贯通特征，来适应多种不同的半导体封装体的配置。进而，可节省制造半导体封装体所需的成本，特别是制造中介层的贯通特征的遮罩的成本。

根据本发明一个或多个实施方式，提供一种用以半导体封装体的制造方法，包含提供中介层，中介层具有第一表面以及相对第一表面的第二表面，其中中介层包含多个第一贯通特征(throughinterposervias,tivs)，第一贯通特征嵌入在中介层中，且自中介层的第一表面朝向第二表面延伸，其中第一贯通特征可形成具有多个多边形单元的图样，图样中的多边形单元系重复的(repetitive)，且第一贯通特征中至少部分可被涵括在至少两个相异(distinct)的多边形单元中；接续地，在中介层的第一表面形成至少一个第一重分布层，以在第一重分布层远离中介层的表面形成多个第一端子，其中第一端子分别用以选择性地连接至第一贯通特征中的对应者；以及，在第一重分布层上设置包含多个主动表面的至少一个半导体元件，主动表面分别与第一端子电性连接。

在本发明一个或多个实施方式中，上述的制造方法可还包含在中介层的第二表面形成至少一个第二重分布层，以在第二重分布层远离中介层的表面形成多个第二端子，其中第二端子分别用以通过第一贯通特征中的对应者绕线连接(route)至第一端子；以及，在第二端子上设置电性凸块。

在本发明一个或多个实施方式中，上述的制造方法可还包含自中介层的第二表面薄化中介层，以暴露第一贯通特征接近第二表面的一端，其中第一贯通特征暴露在靠近第二表面的一端可用以分别与对应的第二端子电性连接。

在本发明一个或多个实施方式中，上述的第一贯通特征可还包含至少一个空乏贯通特征。空乏贯通特征与第一端子或第二端子其中至少一个者不相连接。制造方法还可包含自垂直投影穿越空乏贯通特征的多个切割道切割中介层，以分离并形成半导体封装体。

在本发明一个或多个实施方式中，上述的第一贯通特征是单一尺寸的。

在本发明一个或多个实施方式中，上述的第一贯通特征形成的多边形单元为最密排列。

在本发明一个或多个实施方式中，在上述的中介层中，自第一贯通特征的其中一个到第一贯通特征中围绕且最邻近者的距离是均等的。

在本发明一个或多个实施方式中，上述的中介层还包含多个第二贯通特征。第二贯通特征形成于多边形单元中。

在本发明一个或多个实施方式中，上述的第一贯通特征的尺寸与第二贯通特征的尺寸是相等的。

在本发明一个或多个实施方式中，上述的第一贯通特征的尺寸与第二贯通特征的尺寸是相异的。

根据本发明另外的一个或多个实施方式，提供一种半导体封装体。半导体封装体包含中介层、至少一个第一重分布层以及半导体元件。中介层具有第一表面以及第二表面相对第一表面。其中，中介层包含多个第一贯通特征(throughinterposervias,tivs)。第一贯通特征嵌入在中介层中，且自中介层的第一表面朝向第二表面延伸。第一贯通特征可形成具有重复的(repetitive)多个多边形单元的图样，且第一贯通特征中至少部分可被涵括在至少两个相异(distinct)的多边形单元中。第一重分布层设置在中介层的第一表面。第一重分布层包含多个第一端子。第一端子形成在第一重分布层远离中介层的表面。其中第一端子可分别用以选择性地连接至第一贯通特征中的对应者。半导体元件设置在第一重分布层上。半导体元件包含多个主动表面，分别与第一端子电性连接。

在本发明一个或多个实施方式中，上述的半导体封装体还还包含至少一个第二重分布层。第二重分布层设置在中介层的第二表面。第二重分布层包含多个第二端子。第二端子形成在第二重分布层远离中介层的表面。其中第二端子可分别用以通过第一贯通特征中的对应者连接至第一端子。

在本发明一个或多个实施方式中，上述的半导体封装体还还包含电性凸块。电性凸块可通过第一贯通特征连接至第一端子。

在本发明一个或多个实施方式中，上述的第一贯通特征的半径可实质上相等。

在本发明一个或多个实施方式中，上述的第一贯通特征形成的多边形单元为最密排列。

在本发明一个或多个实施方式中，在上述的中介层中，自第一贯通特征的其中一个到第一贯通特征中围绕且最邻近者的距离是均等的。

在本发明一个或多个实施方式中，上述的中介层还包含多个第二贯通特征。第二贯通特征形成在多边形单元的中心。

在本发明一个或多个实施方式中，上述的第一贯通特征的半径与第二贯通特征的半径是相等的。

在本发明一个或多个实施方式中，上述的第一贯通特征的半径与第二贯通特征的半径是相异的。

在本发明一个或多个实施方式中，上述的第一贯通特征还可包含空乏贯通特征。空乏贯通特征与第一端子或第二端子其中至少一个不相连接。

在本发明一个或多个实施方式中，上述的空乏贯通特征中至少一个的形状为第一贯通特征中非边缘者的一部分。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，结合附图说明如下：

图1为根据本发明多个不同的实施方式的用于半导体封装体的制造方法的流程图。

图2为根据本发明多个不同的实施方式的中介层的俯视图。

图3至图8为根据本发明多个不同的实施方式的半导体封装体在制造过程中不同阶段的剖面示意图。

图9为根据本发明多个不同的实施方式的半导体封装体的部分的俯视透视示意图。

图10a至图10d为根据本发明多个不同的实施方式的中介层的俯视图。

除非有其他表示，在不同附图中相同的号码与符号通常被当作相对应的部件。这些图示的绘示为清楚表达这些实施方式的相关关联而非绘示该实际尺寸。

具体实施方式

以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些公知惯用的结构与元件在附图中将以简单示意的方式绘示。

当一个元件被称为“在…上”时，它可泛指该元件直接在其他元件上，也可以是有其他元件存在于两者之中。相反地，当一个元件被称为“直接在”另一个元件，它是不能有其他元件存在于两者之中间。如本文所用，词汇“与/或”包含了列出的关联项目中的一个或多个的任何组合。

图1为根据本发明多个不同的实施方式绘示用于半导体封装体的制造方法100的流程图。如图1所示，制造方法100自步骤s101开始。在步骤s101中，中介层被提供。中介层具有第一表面以及第二表面。第二表面与第一表面相对。中介层包含多个贯通特征。贯通特征嵌入在中介层中。导电材料可被填入贯通特征中，以形成可供导电连接的导电通路。贯通特征自中介层的第一表面朝向第二表面延伸，且可被分群而形成具有多个多边形单元(polygonal-packingunits)的图样。在多个实施方式中，贯通特征可被分群且形成具有多个六边形单元的图样。在其他实施方式中，贯通特征可被分群且形成具有多个四边形单元的图样。在多个实施方式中，图样中的多边形单元可重复地(repetitively)形成，且多边形单元的其中一个可与其他的多边形单元中至少一个部分地重叠。亦即，每个多边形单元的轮廓可相同，且部分的贯通特征可被分群且涵括在至少两个相异(distinct)的多边形单元中。更详尽地说，未位于中介层的边缘或角落的贯通特征可被至少两个相异的多边形单元涵括(enclosed)，可参照图2中所示。在多个实施方式中，贯通特征可被分群且形成最密排列的多边形单元的图样，其中贯通特征可密集地形成，以占据中介层大部分的面积且适应多种不同的配置。

接续地，制造方法100进行步骤s102。在步骤s102中，在中介层的第一表面形成至少一个第一重分布层。其中，第一重分布层包含多个第一导电路径。第一导电路径形成并嵌入在第一重分布层的基材中。在多个实施方式中，第一导电路径的一端可连接至贯通特征其中之一，且所述的第一导电路径的另一端可暴露在第一重分布层远离中介层的表面，以形成第一端子。换句话说，第一端子被形成于第一重分布层远离中介层的表面，且分别选择性地通过第一导电路径连接或绕线连接(route)至贯通特征。第一端子可用以与半导体元件电性连接。举例来说，像是与半导体晶片、半导体封装体等电性连接。

接续地，制造方法100可进行步骤s103。在步骤s103中，自中介层的第二表面薄化中介层，以暴露贯通特征接近第二表面的一端。在其他实施方式中，在步骤s101中所提供的中介层，其贯通特征接近第二表面的一端也可预先暴露在第二表面上，而不进行步骤s103。

接续地，制造方法100可进行步骤s104。在步骤s104中，在第一重分布层上设置至少一个半导体元件。举例来说，像是半导体晶片等。半导体元件可包含多个主动表面，且主动表面可分别与第一端子电性连接。

接续地，制造方法100进行步骤s105。在步骤s105中，在中介层的第二表面形成至少一个第二重分布层。其中，第二重分布层包含多个第二导电路径。第二导电路径形成并嵌入在第二重分布层的基材中。在多个实施方式中，第二导电路径的一端可连接至与第一导电路径相连接的贯通特征，而所述的第二导电路径的另一端则可暴露在第二重分布层远离中介层的表面，以形成第二端子。换句话说，第二端子被形成在第二重分布层远离中介层的表面，且第二端子分别选择性地通过贯通特征绕线连接(route)至对应的第一端子。接续地，制造方法100可进行步骤s106。在步骤s106中，可在第二端子上设置电性凸块。电性凸块可通过第二重分布层、中介层以及第一重分布层，与半导体元件电性连接。

由于制造方法100所采用的中介层包含可适应所有的连接配置的贯通特征，因此，可使用制造方法100所述的中介层制造任何半导体封装体。更具体地说，当采用制造方法100中的中介层制造半导体封装体时，可通过中介层的贯通特征建立并定义连接在第一端子与对应的第二端子之间的导电路径。进一步地，半导体元件可通过第一端子与第二端子电性连接，甚或，也可与电性凸块电性连接。同时，形成在第一重分布层的表面用以暴露第一端子的开口的尺寸，或形成在暴露第一端子的开口的接触垫的尺寸，可依照实际的需求调整大小，让第一重分布层的第一端子可用以与各种半导体元件中不同尺寸的触垫互相电性连接。如此一来，在中介层的贯通特征与第一重分布层，甚或，与第二重分布层的协作下，可让制造方法100所制造的半导体封装体在适应不同尺寸的各种半导体元件的触垫与电性凸块时，能提供更佳地相容性且具有更大的弹性。甚至，当设置在半导体封装体中的半导体元件与电性凸块有相异的位置配置时，根据制造方法100所制造的半导体封装体仍可较佳地去相容。更进一步地说，由于本发明的中介层的贯通特征可通过单一配置相容多种相异的半导体封装体的配置，因此，相较每个不同的半导体封装体的配置皆需要客制化相异的贯通特征来搭配的制造方法，本发明的制造方法100通过采用单一配置的遮罩制造可适用任意配置的中介层的贯通特征，来适应多种不同的半导体封装体的配置。进而，可节省制造半导体封装体所需的成本，特别是制造中介层的贯通特征的遮罩的成本。

此外，由于贯通特征中所填入的材料(导电材料)的机械强度大于形成中介层的基材的材料的机械强度，贯通特征可强化中介层的机械强度。如此一来，嵌入在半导体封装体中的中介层可协助半导体封装体抵抗造成翘曲的应力。进一步地，由于贯通特征在中介层形成的图样为重复且具规则性的多边形单元，可减少或避免中介层因贯通特征分布不均匀而产生不平衡的应力，进而避免半导体封装体发生翘曲的情况。

在多个实施方式中，制造方法100还可还包含将电性凸块接合到封装基材上，像是印刷电路板(pcb)等，以形成半导体封装体。在多个实施方式中，制造方法100还可还包含沿着半导体封装体上预设置的预切割线，将半导体封装体切割并独立。在多个实施方式中，预切割线可穿过贯通特征，而让贯通特征在制造半导体封装体的过程中被切割。在多个实施方式中，被切割的贯通特征可为贯通特征中未与第一端子以及第二端子至少其中之一电性连接者。

图2为根据本发明多个不同的实施方式绘示的中介层200的俯视图。图3至图8为根据本发明多个不同的实施方式绘示的半导体封装体300在制造过程中不同阶段的剖面示意图。如图2所示，中介层200包含基材220以及贯通特征240。贯通特征240嵌入在基材220中。贯通特征240可被分群且形成具有多个多边形单元260的图样。举例来说，贯通特征240可被分群且形成具有六边形单元260a、260b、260c…等的图样。在多个实施方式中，六边形单元260可重复地(repetitively)排列，以在基材220上形成图样。至少一个多边形单元260与其他的多边形单元260中至少一个部分地重叠。举例来说，六边形单元260b即与六边形单元260c部分地重叠。更详尽地说，在多个实施方式中，贯通特征240可被分类为非边缘贯通特征242以及边缘贯通特征244。其中，非边缘贯通特征242可被涵括或分群到至少两个相异的多边形单元260中。举例来说，图2中被分群在六边形单元260b中的非边缘贯通特征242也同样可被分群至六边形单元260c中。

值得注意的是，此处所绘示的多边形单元260以及贯通特征240仅为示例，其并非用以限制本发明。举例来说，在多个实施方式中，多边形单元260的边界可由涵括分群后的贯通特征240的外轮廓来形成。在其他实施方式中，多边形单元260的边界也可由分群后的贯通特征240的中心间的连线所形成的外轮廓来定义。在多个实施方式中，贯通特征240的直径可实质上相等。在其他的实施方式中，贯通特征240也可具有多种不同的直径分布而非仅具有单一尺寸的直径大小。举例来说，贯通特征240可具有二种或多种相异的直径，且由贯通特征240所组成的多边形单元260同样可重复地形成图样。在多个实施方式中，多边形单元260的每个边界的长度可不相同。应了解到，本领域一般技术人员可在不脱离本发明的精神与权利要求范围下，依据实际的需求对贯通特征240与多边形单元260做同等的更动、替换、修饰等，只要中介层200所形成的贯通特征240可提供足够的导电路径连接在半导体元件以及电性凸块之间即可。

接续地，参照图3，其中图3可与步骤s101相对应。如图3所示，中介层200具有第一表面202以及第二表面204。第二表面204与第一表面202相对。中介层200包含嵌入在基材220中的贯通特征240。贯通特征240自中介层200的第一表面202朝向第二表面204延伸。在多个实施方式中，贯通特征240接近第二表面204的一端可先被覆盖，并在后续的工艺中被暴露。在其他的实施方式中，贯通特征240接近第二表面204的一端也可在提供中介层200时即被暴露。

接续地，参照图4，其中图4可与步骤s102相对应。如图4所示，至少一个第一重分布层320被形成在第一表面202上。在多个实施方式中，第一导电路径322可被形成在第一重分布层320中。更详尽地说，在多个实施方式中，形成第一重分布层320的制造方法可包含在至少一个第一基材层上形成第一导电路径322，其中第一基材层具有开口暴露下方的导电特征，像是贯通特征240或其他第一重分布层320的第一导电路径322；接续地，覆盖第二基材层在第一导电路径322上，并在第二基材层形成开口，以相异的位置或相异的尺寸大小暴露第一导电路径322供后续接合。在多个实施方式中，第一基材层以及第二基材层可为钝化(passivation)材料或介电质材料。第一导电路径322的一端可连接至贯通特征240其中之一，且第一导电路径322的另一端可在第一重分布层320远离中介层200的表面形成第一端子324。如此一来，贯通特征240可分类为与第一端子324相连接的被选择的贯通特征246以及被第一重分布层320覆盖的未被选择的贯通特征248。换句话说，每个贯通特征240可先被分类为被选择的贯通特征246或未被选择的贯通特征248其中之一，再通过后续的工艺选择性地通过第一重分布层320将被选择的贯通特征246分别绕线连接至第一端子324。

在多个实施方式中，半导体封装体300可包含多个第一重分布层320。通过第一重分布层320中不同的层来挑选欲绕线连接至第一端子324的被选择的贯通特征246。举例来说，被选择的贯通特征246其中之一可通过在每个第一重分布层320中皆绕线连接的第一导电路径322a绕线连接至第一端子324。举例来说，另一被选择的贯通特征246可通过在上方的第一重分布层320中绕线连接的第一导电路径322b绕线连接至第一端子324。举例来说，当第一导电路径322c的一端停止在第一重分布层320中而被上方的第一重分布层320覆盖时，与第一导电路径322c的贯通特征240即为未被选择的贯通特征248。值得注意的是，此处所绘示的连接在第一端子324以及贯通特征240之间的导电路径仅为示例，其并非用以限制本发明。

接续地，参照图5、6，其中图5、6可分别与步骤s103、s104相对应。如图5所示，中介层200可自第二表面204的一侧被薄化，以将贯通特征240接近第二表面204’的一端暴露。接续地，如图6所示，至少一个第二重分布层340可形成在第二表面204’下方。在多个实施方式中，第二导电路径342可被形成在第二重分布层340中。在多个实施方式中，第二导电路径342的一端可连接至与第一端子324相连接的贯通特征240，像是被选择的贯通特征246。第二导电路径342的另一端则可在第二重分布层340远离中介层200的表面形成第二端子344。换句话说，第二端子344可分别选择性地通过被选择的贯通特征246绕线连接至第一端子324。

接续地，参照图7、8，其中图7、8可分别与步骤s105、s106相对应。如图7所示，在多个实施方式中，还可在第一重分布层320上设置半导体元件360，且半导体元件360与第一端子324相接触。半导体元件360可为半导体晶片、半导体封装体…等。在多个实施方式中，半导体元件360可包含主动表面362。主动表面362可与第一端子324电性连接。举例来说，主动表面362可通过导电柱364与第一端子324电性连接。在多个实施方式中，还可在第二端子344上设置电性凸块350。如此一来，半导体元件360可通过连接在第一端子324以及第二端子344之间的导电通路，像是第一导电路径322、贯通特征240以及第二导电路径342等，与电性凸块350电性连接。

在多个实施方式中，还可沿图7中标示为虚线的切割道，将半导体封装体300切割并独立。如图8所示，切割后的半导体封装体300还可进一步通过电性凸块350接合到封装基材370上。

图9为根据本发明多个不同的实施方式绘示的半导体封装体300a、300b的部分的俯视透视示意图，其中虚线的圆圈代表与第一导电路径322电性连接的被选择的贯通特征246，实心线的圆圈代表未被选择的贯通特征248。如图9所示，可用以将半导体封装体300a、300b切割成独立的半导体封装的切割道400位在半导体封装体300a、300b之间。在多个实施方式中，切割道400可选择性地穿越未被选择的贯通特征248，并避开第一导电路径322以及被选择的贯通特征246。当沿切割道400切割后，半导体封装体300a、300b会互相分离，同时，在切割道400上的未被选择的贯通特征248会被切割成两部分。甚或，被切割成两部分以上。由于沿着切割道400切割半导体封装体300a、300b时，第一导电路径322以及被选择的贯通特征246会维持完整的形状，则可较佳地稳定第一导电路径322以及被选择的贯通特征246的电性特性与功能。参照图7，在其他的实施方式中，也可沿着未包含第一导电路径322、贯通特征240以及第二导电路径342的区域切割半导体封装体300。

参照图2，在多个实施方式中，中介层200中的每个贯通特征240可为实质上均等的，像是贯通特征240的尺寸、直径、曲率半径等，可实质上相等。在多个实施方式中，在多个实施方式中，自贯通特征240其中一个的几何中心到邻近的贯通特征240的几何中心的距离可为常数。中围绕且最邻近者可为均等的。亦即，自一个贯通特征240的几何中心到围绕所述的贯通特征240且距离最近的其他贯通特征240的几何中心之间的距离可实质上均等。举例来说，在六边形单元260d中，距离d1、d2、d3、d4、d5、d6可分别代表位在中央位置的贯通特征240的几何中心到围绕的贯通特征240的几何中心之间的距离，其中距离d1、d2、d3、d4、d5、d6可实质上相等。如此一来，多个贯通特征240可形成正六边形单元，像是六边形单元260a～260d等，但不限于此。在多个实施方式中，分群的贯通特征240可以最密排列形成多边形单元260。密集地形成的贯通特征240可占据中介层200大部分的面积，以适应多种不同的配置。

此外，在多个实施方式中，多边形单元260可通过重复地在中介层200上复制六边形单元260a～260d其中之一而被制造。在其他实施方式中，多边形单元260也可通过重复地复制六边形单元260a的重复单元280而被制造在中介层200上。但不限于此。

图10a至图10d为根据本发明多个不同的实施方式的中介层500～800的俯视图。如图10a所示，在多个实施方式中，分群的贯通特征520可在中介层500上形成具有四边形单元540的图样。在多个实施方式中，中央贯通特征520的几何中心到围绕中央贯通特征240且距离最近的其他每个贯通特征240的几何中心之间的距离d7、d8实质上相等。换句话说，任意两相邻的贯通特征520间的距离可实质上相等。在多个实施方式中，分群的贯通特征520形成的四边形单元540的轮廓可为方形。在多个实施方式中，具有多个四边形单元540的图样可通过重复地在中介层500上复制四边形单元540而被制造，或在其他实施方式中，也可通过重复地且并排地复制四边形单元540的重复单元560而制造。

如图10b所示，在多个实施方式中，分群的贯通特征620可在中介层600上形成具有多个方形单元640的图样。方形单元640可包含角落贯通特征622以及形成在方形单元640中央区域的中央贯通特征624。在多个实施方式中，方形单元640的几何中心可与中央贯通特征624的几何中心重合。值得注意的是，一个方形单元640的中央贯通特征624在其他的方形单元640中，也可被视作角落贯通特征622。在多个实施方式中，中央贯通特征624的几何中心到围绕中央贯通特征624且距离最近的每个角落贯通特征622的几何中心之间的距离d9实质上相等。在多个实施方式中，具有多个方形单元640的图样可通过重复地在中介层600上复制方形单元640而被制造。在其他实施方式中，也可通过重复地且并排地复制方形单元640的重复单元660a及/或重复单元660b而制造。

如图10c所示，在多个实施方式中，分群的贯通特征720可在中介层700上形成具有多个方形单元740的图样。方形单元740可包含角落贯通特征722以及形成在方形单元740中心的中央贯通特征724。其中，角落贯通特征722的直径与中央贯通特征724的直径相异。在多个实施方式中，中央贯通特征724的直径可大于角落贯通特征722的直径，但不限于此。在多个实施方式中，具有多个方形单元740的图样可通过重复地在中介层700上复制方形单元740而被制造。在其他实施方式中，也可通过重复地且并排地复制方形单元740的重复单元760a及/或重复单元760b而制造。

如图10d所示，在多个实施方式中，中介层800上的贯通特征820可为方形。在多个实施方式中，每个贯通特征820的尺寸可相等。在多个实施方式中，分群的贯通特征820可在中介层800上形成具有多个方形单元840的图样。在多个实施方式中，具有多个方形单元840的图样可通过重复地在中介层800上复制方形单元840而被制造。在其他实施方式中，也可通过重复地且并排地复制方形单元840的重复单元860a而制造。

本发明的另一目的是有关于一种半导体封装体，其通过在半导体封装体的边角处设置支撑结构加强半导体封装体，使得半导体封装体可较佳地减少或避免应力所引起的翘曲发生。

根据本发明另外的一个或多个实施方式，提供一种半导体封装体。半导体封装体包含中介层、至少一个第一重分布层以及半导体元件。中介层具有第一表面以及第二表面相对第一表面。其中，中介层包含多个第一贯通特征(throughinterposervias,tivs)。第一贯通特征嵌入在中介层中，且自中介层的第一表面朝向第二表面延伸。第一贯通特征可形成具有重复的(repetitive)多个多边形单元的图样，且第一贯通特征中至少部分可被涵括在至少两相异(distinct)的多边形单元中。第一重分布层设置在中介层的第一表面。第一重分布层包含多个第一端子。第一端子形成在第一重分布层远离中介层的表面。其中第一端子可分别用以选择性地连接至第一贯通特征中的对应者。半导体元件设置在第一重分布层上。半导体元件包含多个主动表面，分别与第一端子电性连接。

综上所述，由于本发明的一种实施方式所提供的用于半导体封装体的制造方法，其通过在基底上设置阻流支撑结构，阻碍注入的铸型化合物的流动，并改变铸型化合物的流场，使得注入铸型化合物可更容易地完全覆盖基底、设置在基底上的半导体元件以及阻流支撑结构。因此，本发明的制造方法可提高半导体封装体的生产率。

虽然本发明的多个实施方式及其优点已在本文中详尽叙述，使得本领域的技术人员可更了解本发明的多个面向。本领域的技术人员应了解到，可使用本发明作为基础去设计或修改其他制造流程与结构，以执行同样的目的及/或达至与此处所介绍的实施例中相同的优点。本领域的技术人员应可同样了解到，均等的更动和润饰并未脱离本发明的精神与范围，且本领域的技术人员可在未脱离本发明的精神与范围下，做出多种不同的变化、替换以及更动。