一种斜面沟道的SiCMOSFET器件及制备方法与流程

本发明属于半导体领域，具体涉及一种斜面沟道的SiC MOSFET器件及其制备方法。

背景技术：

平面型SiC MOSFET经过行业内多年的研究，已经有一些厂商率先推出了商业化产品。但是，依旧存在MOS沟道迁移率低和产品阈值电压一致性难控制等问题。这是由于常规的SiC平面型MOSFET的结构和工艺所致，常规MOSFET中p阱(p-well)是通过离子注入实现p型掺杂的，这是业界的一般方法，结构如图1所示。这种注入后再高温激活退火形成掺杂的方法，不可避免的存在一些问题。首先是无法完全消除或修复注入带来的缺陷，其次是高温激活退火的过程会使表面退化，形貌变差，从而增加沟道电子的表面散射。另外，激活退火的温度越高，激活率和缺陷的修复率也越高，但是表面退化更严重。同时，SiC MOS栅介质生长本身就有很大的难度。因此，当前SiC MOSFET器件的沟道迁移率都非常低，只有20-30cm²/Vs，需要更好的设计或工艺进一步改善。

为了改善这种情况，目前主要是采用两种方法，一种是采用U型沟槽MOSFET结构(UMOSFET)，如图2所示，UMOSFET结构具有更高的原胞密度和单位面积栅宽，同时沟道的p阱是外延方法形成的，因此具有更高的沟道迁移率和电流密度，但是沟道是在刻蚀层表面形成的，刻蚀产生的缺陷和表面粗糙不可避免地对MOS栅质量有影响。另一种方法是VMOSFET结构，如图3所示。VMOSFET结构的V形槽用SiC在高温腐蚀下的各项异性导致的各晶面腐蚀速率不一致所形成，存在着工艺难以控制的问题。同时槽底部的尖角也容易引起电场集中，可靠性差。

技术实现要素：

针对现有技术中存在的问题，本发明的目的在于提供一种斜面沟道的SiC MOSFET器件，其利用高电子迁移率的晶面作为沟道平面，并且在高质量的二次外延的SiC表面形成沟道，可以有效提高MOS栅的质量和沟道迁移率，减低器件的导通电阻。本发明的另一目的在于提供一种制备斜面沟道的SiC MOSFET器件的方法。

为实现上述目的，本发明采用以下技术方案：

一种斜面沟道的SiC MOSFET器件，所述SiC MOSFET器件有源区的原胞结构从下至上依次为漏极、n++衬底(浓度大于1E18cm^-3)、n-漂移层、左右对称设置的两个p-well层、设置在所述p-well层上的p++区和n++区、设置在所述p++区和n++区上的源电极；两个p-well层相对的一侧均呈向上倾斜的弧形，p-well层的弧形部分的上方设置有向原胞结构的竖向中轴线倾斜的二次外延p型层，两个所述二次外延p型层的中间设置有截面呈长方形的注入n层，二次外延p型层和所述注入n层的上方依次设置有呈“拱形”的栅氧化层、多晶硅层和隔离钝化层。

进一步，在所述的n-漂移层和导电衬底之间优选地有一薄层n型缓冲层，缓冲层浓度在1E18cm^-3左右，厚度约1μm左右。

进一步，所述斜面上二次外延p型层的长度为0.2-1μm；二次外延p型层与衬底基板之间的夹角为20-80°。

进一步，所述二次外延p型层的浓度为1E15-1E18cm^-3，厚度为200nm-500nm。

进一步，所述原胞结构的台面顶部宽度为1.5-6μm。

进一步，所述器件结构中n型与p型相对而言，即同样适用于p+型衬底上，其他层的导电类型也相反即可。

进一步，所述器件结构中原胞的平面结构可以是条形、矩形、六角形等各种结构。

进一步，所述器件结构也可适用于Si、GaN、GaO等其他半导体材料，并不仅限于SiC材料。制备方法会有所区别。

一种制备斜面沟道的SiC MOSFET器件的方法，所述方法包括如下步骤：

1)在SiC外延材料上，做上第一掩膜层；

2)用ICP的方法刻蚀SiC，通过控制SiC/SiO₂选择比，控制SiC台面的斜面角度；刻蚀完成后，剩余的SiO₂作为离子注入的掩膜，注入Al离子，同时斜面下也注入了离子，形成p-well区掺杂和结终端区的掺杂；

3)去除第一掩膜层，RCA清洗；进行牺牲氧化，并用稀释的HF或BOE去除氧化层；然后进行二次外延生长，生长一层p型层；

4)做上第二掩膜层，用第二掩膜层保护表面的其他部分，露出台面的顶部；进行离子注入，注入的离子可以为N离子或者P离子，注入形成掺杂的深度和浓度都大于二次外延的p层，中和p型掺杂后形成n型掺杂，与JFET区连通；去除第二掩膜层，清洗后做上第三掩膜层，之后进行N离子或P离子注入，形成n++源区掺杂；去除第三掩膜层，清洗后做上第四掩膜层，Al离子注入，形成源区p++掺杂，与p-well形成电连通；去除第四掩膜层，RCA清洗；表面淀积一层石墨层，进行高温激活退火；

5)做上第五掩膜层，利用第五掩膜层刻蚀出第一JTE区；去除第五掩膜层，清洗后做上第六掩膜层，利用第六掩膜层刻蚀出第二JTE区；去除第六掩膜层，清洗后做上第七掩膜层，利用第七掩膜层刻蚀出器件隔离区域；进行牺牲氧化，并用稀释的HF或BOE去除氧化层；用热氧化的方法生长50-60nm的SiO₂层，氧化后再进行退火；

6)制作高掺杂的多晶硅层；然后进行多晶硅的刻蚀和图形化，形成栅接触；

7)淀积第一钝化层，背面淀积金属，进行快速热退火形成欧姆接触；源区进行光刻、刻蚀，刻蚀出介质窗口，在窗口内淀积金属并通过光刻刻蚀的方法图形化；再进行快速热退火，在源区形成欧姆接触；漏极、源极的欧姆接触也可以在依次淀积完金属后一次退火完成；淀积第二钝化层，在源区、栅电极压块金属与栅区互联的区域刻蚀出窗口；第一、第二钝化层形成源电极压块金属与原胞之间的隔离钝化层；

8)淀积厚电极金属，刻蚀掉非电极压块处的金属；进行聚酰亚胺的涂布和图形化，再进行烘烤固化，形成有效的表面钝化保护层；最后淀积背面的电极金属。

进一步，步骤2)中的p-well区掺杂和结终端区的掺杂的浓度在1E18-5E19cm^-3之间，深度在0.3μm-1μm之间。

进一步，步骤3)中牺牲氧化的氧化层的厚度在10nm-100nm之间，二次外延p型层的浓度在1E15-1E18cm^-3之间，厚度在200nm-1000nm之间。

进一步，步骤4)中N离子或P离子注入的浓度大于1E19cm^-3，深度在200-1000nm之间；高温激活退火的温度在1700℃-1950℃之间，时间在1-30分钟之间。

进一步，步骤5)中牺牲氧化的氧化层的厚度在10nm-50nm之间，所述SiO₂层的厚度为50-60nm，热氧化温度为1200℃-1500℃，退火温度为1200℃-1350℃，气氛在N₂O或NO气氛下。

进一步，步骤7)中第一钝化层为200nm厚的SiO₂；第二钝化层为SiO2/SiN，厚度分别为200nm/300nm，或者为SiO_xN_y；步骤8)中厚电极金属为Ti/Al或Ti/AlSi或Ti/AlSiCu或Ti/AlCu，Ti的厚度为20-200nm，Al或AlSi或AlSiCu或AlCu的厚度大概是4-8μm。

本发明具有以下有益技术效果：

本申请利用高电子迁移率的晶面作为沟道平面，并且在高质量的二次外延的SiC表面形成沟道，可以有效提高MOS栅的质量和沟道迁移率，减低器件的导通电阻。

附图说明

图1为现有技术中的平面型SiC MOSFET原胞结构的剖面结构示意图；

图2为现有技术中U型沟槽SiC MOSFET原胞结构的剖面结构示意图；

图3为现有技术中V型沟槽SiC MOSFET原胞结构的剖面结构示意图；

图4为本发明的SiC MOSFET原胞结构的剖面结构示意图；

图5为本发明的SiC MOSFET器件的平面视图；

图6为本发明的SiC MOSFET原胞结构制备过程中做完第一掩膜层后的结构示意图；

图7为本发明的SiC MOSFET原胞结构制备过程中刻蚀完SiC台面进行离子注入后的结构示意图；

图8为本发明的SiC MOSFET原胞结构制备过程中二次外延生长p型层后的结构示意图；

图9为本发明的SiC MOSFET原胞结构制备过程中各个区域完成离子注入和激活退火后的结构示意图；

图10为本发明的SiC MOSFET原胞结构制备过程中JTE刻蚀、热氧化形成栅介质后的结构示意图；

图11为本发明的SiC MOSFET原胞结构制备过程中多晶硅栅接触完成后的结构示意图；

图12为本发明的SiC MOSFET原胞结构制备过程中源、漏欧姆接触完成后的结构示意图；

图13为本发明的SiC MOSFET原胞结构制备完成后的结构示意图。

具体实施方式

下面，参考附图，对本发明进行更全面的说明，附图中示出了本发明的示例性实施例。然而，本发明可以体现为多种不同形式，并不应理解为局限于这里叙述的示例性实施例。而是，提供这些实施例，从而使本发明全面和完整，并将本发明的范围完全地传达给本领域的普通技术人员。

如图4所示，本发明了提供了一种斜面沟道的SiC MOSFET器件，该SiC MOSFET器件有源区的原胞结构从下至上依次为漏极、n++衬底、n-漂移层、左右对称设置的两个p-well层、设置在p-well层上的p++区和n++区、设置在p++区和n++区上的源电极；两个p-well层相对的一侧均呈向上倾斜的弧形，p-well层的弧形部分的上方设置有向原胞结构的竖向中轴线倾斜的二次外延p型层，两个所述二次外延p型层的中间设置有截面呈长方形的注入n层，二次外延p型层和所述注入n层的上方依次设置有呈“拱形”的栅氧化层、多晶硅层和隔离钝化层。

本发明通过刻蚀形成倾斜的台面，再通过二次外延的方法生长一层高质量的p型层，经过热氧化后在斜面部分形成MOS栅结构。导通工作情况下，栅施加电压开启，形成沟道，电子由源区经过沟道到台面顶部，再从台面顶部流经JFET区和漂移区达到漏区。可以通过刻蚀工艺控制斜面的长度和斜面与衬底基板之间的倾角。二次外延p型层的长度决定了沟道的长度，一般地控制二次外延p型层的长度为0.2-1μm之间。二次外延p型层的与衬底基板之间的角度决定了沟道平面的角度，可选择沟道电子迁移率较高的晶面作为沟道平面，一般的二次外延p型层的倾角在20-80°之间。二次外延p型层的浓度为1E15-1E18 cm^-3，厚度为200nm-1000nm。浓度的选择与阈值电压的设计有关。

如图5所示，为整个器件平面视图的一个示例图。整个器件结构由有源区和结终端区(包括划片槽)组成，多个原胞的简单并联形成有源区，在有源区所有的栅极区电学互联，并在有源区的一边引出栅电极压块。所有的源极区也进行电学互联，在有源区的上部，与有源区其他部分进行介质隔离引出源电极压块。器件的结终端结构可以是场限环结构或JTE结构，或者JTE结合场限环结构。

台面的宽度设计既要考虑到JFET区的电阻，同时也要考虑到p-well(p阱)区对JFET区的夹断效果，可以减少台面上部栅介质处的电场，增加栅可靠性。优选地，原胞结构的台面宽度为1.5-6μm。

本发明还提供了一种斜面沟道的SiC MOSFET器件的制备方法，具体步骤如下：

为了简化以及更清楚的示意器件结构和制作过程，结构示意图中只包含一个原胞，但同时包含了栅、源的电极压块和结终端区结构。

如图6所示，在SiC外延材料上，做上第一掩膜层，第一掩膜可以用介质，如可以选择SiO₂。介质掩膜层图形可以用ICP刻蚀的方法形成，控制光刻胶的形貌以及SiO₂/胶的刻蚀选择比，即可控制SiO₂掩膜的形貌。外延层的掺杂浓度、厚度由器件的击穿电压设计而定。

如图7所示，用ICP的方法刻蚀SiC，通过控制SiC/SiO₂选择比，可以控制SiC台面的斜面角度。刻蚀完成后，剩余的SiO2作为离子注入的掩膜，注入Al离子，同时斜面下也注入了离子，形成p-well区掺杂和结终端区的掺杂。掺杂的浓度在1E18-5E19cm^-3之间，深度在0.3μm-1μm之间。掩膜层的厚度必须根据刻蚀消耗后剩余部门依旧能够阻挡p-well离子注入得到。

如图8所示，去除第一掩膜层，RCA清洗。进行牺牲氧化，并用稀释的HF或BOE去除氧化层。氧化层的厚度约在10nm-100nm之间。牺牲氧化可以去除刻蚀带来的缺陷和表面损伤层，改善表面的粗糙度。进行二次外延生长，生长一层p型层。二次外延p型层的浓度可以为1E15-1E18cm^-3之间，厚度可以为200nm-1000nm之间，厚度要考虑到后续工艺中牺牲氧化和热氧化的消耗。浓度的选择与阈值电压的设计有关。

如图9所示，做上第二掩膜层。第二掩膜层可以是介质或则光刻胶。掩膜保护表面的其他部分，露出台面的顶部。进行离子注入，注入的离子可以为N离子或者P离子，注入形成掺杂的深度和浓度都大于二次外延的p层，中和p型掺杂后形成n型掺杂，与JFET区连通。去除第二掩膜层，清洗后做上第三掩膜层，第三掩膜层可以是介质或则光刻胶，N离子或P离子注入，浓度约为1E19-3E20cm^-3之间，深度约在200-1000nm，略微大于外延的p层，形成n++源区掺杂。去除第三掩膜层，清洗后做上第四掩膜层，第四掩膜层可以是介质或则光刻胶，Al离子注入，形成源区p++掺杂，p++浓度大于1E19cm^-3，深度略微大于外延的p层，与p-well形成电连通。去除第四掩膜层，RCA清洗。表面淀积一薄层石墨层，进行高温激活退火，退火的温度为1700℃-1950℃之间，时间在1分钟-30分钟之间。

如图10所示，做上第五掩膜层，利用第五掩膜层刻蚀出第一JTE区。去除第五掩膜层，清洗后做上第六掩膜层，利用第六掩膜层刻蚀出第二JTE区。去除第六掩膜层，清洗后做上第七掩膜层，利用第七掩膜层刻蚀出器件隔离区域。结终端的JTE区可以为一个区或多个区，对于一般的900V-3300V SiC MOSFET比较合适的是两个区，对于更高的耐压要求可以设置多个JTE区。进行牺牲氧化，并用稀释的HF或BOE去除氧化层。氧化层的厚度约在10nm-50nm之间。牺牲氧化可以去除刻蚀带来的缺陷和表面损伤层，改善表面的粗糙度。用热氧化的方法生长50-60nm的SiO₂层，热氧化温度优选在1200℃-1500℃。氧化后再进行退火(POA),退火温度在1200℃-1350℃为佳，气氛在N₂O或NO为佳。POA退火可以有效钝化界面缺陷，减少界面态。

如图11所示，制作高掺杂的多晶硅层。多晶硅掺杂可以是CVD生长时临场掺杂，也可以在淀积后再进行注入退火形成掺杂，这个工艺为本领域内工程师所熟知，在此不再赘述。然后进行多晶硅的刻蚀和图形化，形成栅接触。

如图12所示，淀积第一钝化层，如200nm SiO2。背面淀积金属，进行快速热退火形成欧姆接触。源区进行光刻、刻蚀，刻蚀出介质窗口，在窗口内淀积金属并通过光刻刻蚀的方法图形化。再进行快速热退火，在源区形成欧姆接触。漏极、源极的欧姆接触也可以在依次淀积完金属后一次退火完成。淀积第二钝化层，如SiO2/SiN，厚度分别为200nm/300nm，或者可以是SiOxNy，在源区、栅电极压块金属与栅区互联的区域刻蚀出窗口。第一、第二钝化层形成源电极压块金属与原胞之间的隔离钝化层。

如图13所示，如Ti/Al或Ti/AlSi或Ti/AlSiCu或Ti/AlCu，Ti的厚度为20-200nm，Al或AlSi或AlSiCu或AlCu的厚度大概是4-8μm，刻蚀掉非电极压块处的金属。栅电极压块金属与各个原胞的栅极都是电学相连的(图中没有显示)。进行聚酰亚胺的涂布和图形化，再进行烘烤固化，形成有效的表面钝化保护层。最后淀积背面的电极金属，如可以为TiNiAg或VNiAg等。此工艺为本领域内工程师所熟知。

上面所述只是为了说明本发明，应该理解为本发明并不局限于以上实施例，符合本发明思想的各种变通形式均在本发明的保护范围之内。