本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术：
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，mosfet的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(sce：short-channeleffects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(finfet)。finfet中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术形成的半导体器件的电学性能和良率仍有待提高。
技术实现要素：
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能和良率。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁；形成所述隔离结构后，形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部表面和侧壁表面；在所述伪栅结构的侧壁上形成侧墙；形成所述侧墙后，在所述伪栅结构露出的隔离结构上形成第一介质层，所述第一介质层露出所述鳍部的顶部；形成所述第一介质层后，在所述伪栅结构两侧的鳍部内形成凹槽；在所述凹槽内形成掺杂外延层；形成所述掺杂外延层后，在所述伪栅结构露出的第一介质层上形成第二介质层，所述第二介质层覆盖所述伪栅结构并露出所述伪栅结构顶部，且所述第二介质层和所述第一介质层构成层间介质层；去除所述伪栅结构，在所述层间介质层内形成开口；在所述开口内填充金属层，形成金属栅极结构。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁；横跨所述鳍部的金属栅极结构，所述金属栅极结构覆盖所述鳍部的部分顶部表面和侧壁表面，所述金属栅极结构包括金属层；侧墙，位于所述金属栅极结构的侧壁上；掺杂外延层，位于所述金属栅极结构两侧的鳍部内；位于所述金属栅极结构露出的隔离结构上的层间介质层，所述层间介质层包括第一介质层、以及位于所述第一介质层上的第二介质层，所述第二介质层覆盖所述金属栅极结构且露出所述金属栅极结构顶部。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在伪栅结构的侧壁上形成侧墙后，在所述伪栅结构露出的隔离结构上形成第一介质层，所述第一介质层露出所述鳍部的顶部。后续在所述伪栅结构两侧的鳍部内形成凹槽的工艺过程中，所述第一介质层对所述隔离结构起到保护作用，避免所述侧墙下方的隔离结构在形成所述凹槽的过程中受到损耗，从而避免在所述侧墙下方出现由隔离结构损耗所产生的缝隙；因此后续在所述第二介质层和第一介质层内的开口内填充金属层时，不会出现所述金属层通过所述缝隙与所述掺杂外延层发生桥接(bridge)的问题，即通过本发明所述方案，可以避免所述掺杂外延层与金属栅极结构发生桥接，进而使半导体器件的电学性能和良率得到改善。
可选方案中，所述第二介质层和所述第一介质层构成层间介质层，因此通过第一介质层，无需引入额外膜层以保护所述隔离结构，相应无需在形成凹槽后去除额外膜层，因此本发明所述方案可以简化工艺步骤，降低工艺成本。
本发明提供一种半导体结构，所述半导体结构包括位于金属栅极结构露出的隔离结构上的层间介质层，所述层间介质层包括第一介质层、以及位于所述第一介质层上的第二介质层，所述第二介质层覆盖所述金属栅极结构且露出所述金属栅极结构顶部。在半导体制造工艺过程中，一般先形成横跨鳍部的伪栅结构，在伪栅结构两侧的鳍部内形成凹槽，在所述凹槽内形成掺杂外延层之后，去除所述伪栅结构并在所述伪栅结构位置处填充金属层以形成所述金属栅极结构；本发明所述半导体结构的第一介质层用于在形成所述凹槽的工艺过程中对所述隔离结构起到保护作用，避免侧墙下方的隔离结构受到刻蚀损耗，从而避免在所述侧墙下方出现由隔离结构损耗所产生的缝隙，因此本发明所述半导体结构不会出现所述金属层通过所述缝隙与所述掺杂外延层发生桥接(bridge)的问题，相应避免了所述掺杂外延层与金属栅极结构发生桥接的问题，从而使所述半导体结构的电学性能和良率得到改善。
附图说明
图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图24是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体器件的电学性能和良率仍有待提高。分析其原因在于：
结合参考图1和图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图，图1是立体图，图2是基于图1在隔离结构位置处沿鳍部延伸方向割线(如图1中x1x2割线所示)的剖面结构示意图。
参考图1，提供基底，所述基底包括衬底10以及位于所述衬底10上分立的鳍部11；在所述鳍部11露出的衬底10上形成隔离结构12，所述隔离结构12覆盖所述鳍部11的部分侧壁；形成所述隔离结构12后，形成横跨所述鳍部11的伪栅结构13，所述伪栅结构13覆盖所述鳍部11的部分顶部表面和侧壁表面；在所述伪栅结构13的侧壁上形成侧墙14。
结合参考图2，形成所述侧墙14后，刻蚀所述伪栅结构13两侧的鳍部11(如图1所示)，在所述鳍部11内形成凹槽(图未示)；在所述凹槽内形成掺杂外延层15。
形成所述掺杂外延层15后，后续步骤还包括：在所述伪栅结构13露出的隔离结构12上形成层间介质层(图未示)；去除所述伪栅结构13，在所述层间介质层内形成开口(图未示)；在所述开口内填充金属层，形成金属栅极结构。
在刻蚀所述伪栅结构13两侧的鳍部11以形成凹槽时，所述隔离结构12暴露在刻蚀环境中，因此所述刻蚀工艺容易对所述隔离结构12造成刻蚀损耗，还容易对所述侧墙14下方(如图1中虚线圈50所示)的隔离结构12造成刻蚀损耗，从而导致在所述侧墙14下方形成缝隙(如图2中虚线圈51所示)。因此，在所述开口内填充金属层时，所述金属层除了填充所述开口之外，还填充所述缝隙；从而容易导致所述金属层通过所述缝隙与所述掺杂外延层15发生桥接(bridge)，即容易导致所述掺杂外延层15与所形成金属栅极结构发生桥接，进而导致半导体器件的电学性能和良率下降。
且由于形成p型的掺杂外延层15时，刻蚀所述伪栅结构13两侧鳍部11的刻蚀量较大，相应刻蚀后剩余所述鳍部11凸出于所述隔离结构12的高度较低，所述p型的掺杂外延层15更靠近所述隔离结构12；因此当所述衬底10用于形成p型器件时，p型的掺杂外延层15与金属栅极结构发生桥接的问题更显著。
为了解决所述技术问题，本发明在伪栅结构的侧壁上形成侧墙后，在所述伪栅结构露出的隔离结构上形成第一介质层，所述第一介质层露出所述鳍部的顶部。后续在所述伪栅结构两侧的鳍部内形成凹槽的工艺过程中，所述第一介质层对所述隔离结构起到保护作用，避免所述侧墙下方的隔离结构在形成所述凹槽的过程中受到损耗，从而避免在所述侧墙下方出现由隔离结构损耗所产生的缝隙；因此后续在所述第二介质层和第一介质层内的开口内填充金属层时，不会出现所述金属层通过所述缝隙与所述掺杂外延层发生桥接(bridge)的问题，即通过本发明所述方案，可以避免所述掺杂外延层与金属栅极结构发生桥接，进而使半导体器件的电学性能和良率得到改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图24是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，图3是立体图(仅示出两个鳍部)，提供基底(未标示)，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。
所述基底用于形成鳍式场效应管，所述衬底100为形成鳍式场效应管提供工艺平台，所述鳍部用于提供所形成鳍式场效应晶体管的沟道。本实施例中，以所形成的鳍式场效应管为cmos器件为例，所述衬底100用于形成p型器件。在其他实施例中，所述衬底用于形成n型器件；或者，所述衬底用于形成p型器件和n型器件。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底。所述衬底100的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部110的步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的鳍部掩膜层200；以所述鳍部掩膜层200为掩膜刻蚀所述初始衬底，形成衬底100和位于所述衬底100上的鳍部110。
本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的鳍部掩膜层200。所述鳍部掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部110顶部的作用。
参考图4，在所述鳍部110露出的衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件起到隔离作用，还用于对相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的步骤包括：在所述鳍部110露出的衬底100上填充隔离膜，所述隔离膜顶部高于所述鳍部掩膜层200(如图3所示)顶部；研磨去除高于所述鳍部掩膜层200顶部的隔离膜；回刻部分厚度的剩余隔离膜，露出所述鳍部110的顶部以及部分侧壁，形成所述隔离结构101；去除所述鳍部掩膜层200。
结合参考图5至图7，图5是立体图，图6是图5沿垂直鳍部延伸方向割线(如图5中b1b2割线所示)的剖面结构示意图，图7是图5沿鳍部延伸方向割线(如图5中a1a2割线所示)的剖面结构示意图，形成所述隔离结构101后，形成横跨所述鳍部110的伪栅结构120，所述伪栅结构120覆盖所述鳍部110的部分顶部表面和侧壁表面。
本实施例中，采用后形成高k栅介质层后形成栅电极层(highklastmetalgatelast)的工艺形成金属栅极结构，所述伪栅结构120为后续形成金属栅极结构占据空间位置。
所述伪栅结构120为叠层结构，所述伪栅结构120包括伪氧化层121以及位于所述伪氧化层121上的伪栅层122。其中，所述伪栅层122的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层121的材料为氧化硅或氮氧化硅。本实施例中，所述伪氧化层121的材料为氧化硅，所述伪栅层122的材料为多晶硅。在其他实施例中，所述伪栅结构还可以为单层结构，所述伪栅结构包括伪栅层。
具体地，形成所述伪栅结构120的步骤包括：在所述隔离结构101上形成伪氧化层121，所述伪氧化层121横跨所述鳍部110且覆盖所述鳍部110的顶部表面和侧壁表面；在所述伪氧化层121上形成伪栅膜；在所述伪栅膜上形成栅极掩膜210；以所述栅极掩膜210为掩膜，图形化所述伪栅膜，在所述隔离结构101上形成伪栅结构120。
需要说明的是，形成所述伪栅结构120后，保留位于所述伪栅结构120顶部的栅极掩膜210。所述栅极掩膜210的材料为氮化硅，所述栅极掩膜210在后续工艺过程中用于对所述伪栅结构120顶部起到保护作用。在其他实施例中，所述栅极掩膜的材料还可以为氮氧化硅、碳化硅或氮化硼。
结合参考图8至图12，图8是基于图6的剖面结构示意图，图9是基于图7的剖面结构示意图，图10是基于图8的剖面结构示意图，图11是基于图9的剖面结构示意图，图12是在侧墙位置处沿垂直于鳍部延伸方向割线(如图5中c1c2割线所示)的剖面结构示意图，在所述伪栅结构120的侧壁上形成侧墙300(如图11所示)。
所述侧墙300用于在后续工艺中定义掺杂外延层的位置。所述侧墙300的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙300可以为单层结构或叠层结构。本实施例中，所述侧墙300为单层结构，所述侧墙300的材料为氮化硅。
具体地，形成所述侧墙300的步骤包括：形成保形覆盖所述伪栅结构120的侧墙膜125(如图9所示)；去除所述伪栅结构120顶部以及所述伪氧化层121上的所述侧墙膜125，保留位于所述伪栅结构120侧壁上的侧墙膜125，且剩余所述侧墙膜125作为所述侧墙300。
如图10和图11所示，本实施例中，形成所述侧墙300后，还去除所述侧墙300露出的伪氧化层121，保留所述侧墙300和伪栅层122所覆盖的伪氧化层121。
需要说明的是，形成所述侧墙300后，所述形成方法还包括：以所述侧墙300为掩膜，在所述伪栅结构120两侧的鳍部110内形成源漏轻掺杂区(ldd)(图未示)。本实施例中，所述衬底100用于形成p型器件，因此所述源漏轻掺杂区的掺杂离子为p型离子。在其他实施例中，例如当所述衬底用于形成n型器件时，所述源漏轻掺杂区的掺杂离子为n型离子。
结合参考图13至图15，图13是基于图10的剖面结构示意图，图14是基于图11的剖面结构示意图，图15是基于图12的剖面结构示意图，形成所述侧墙300(如图14所示)后，在所述伪栅结构120(如图14所示)露出的隔离结构101上形成第一介质层102(如图13所示)，所述第一介质层102露出所述鳍部110的顶部。
所述第一介质层102用于在后续刻蚀所述伪栅结构120两侧鳍部110以形成凹槽的过程中保护所述隔离结构101，避免所述隔离结构101受到刻蚀损耗，从而避免在所述侧墙300下方出现由隔离结构101损耗所产生的缝隙。此外，所述第一介质层102还作为后续所形成半导体结构的层间介质层(ild)的一部分；相应的，通过所述第一介质层102，无需引入额外膜层以保护所述隔离结构101，相应无需在刻蚀所述鳍部110后去除额外膜层，因此还可以简化工艺步骤，降低工艺成本。
所述第一介质层102的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等介质材料。本实施例中，所述第一介质层102的材料为氧化硅。
需要说明的是，所述第一介质层102的厚度不宜过小，也不宜过大。如果所述第一介质层102的厚度过小，则难以在后续的刻蚀工艺中起到保护所述隔离结构101的作用；如果所述第一介质层102的厚度过大，相应会对后续刻蚀所述鳍部110的工艺造成不良影响。为此，本实施例中，所述第一介质层102的厚度为5nm至50nm。也就是说，所述第一介质层102的顶部低于所述鳍部110的顶部；或者，所述第一介质层102的顶部与所述鳍部110的顶部齐平。
本实施例中，为了增加后续所形成掺杂外延层的体积，所述第一介质层102的顶部低于后续刻蚀后剩余鳍部110的顶部。具体地，形成所述第一介质层102的步骤包括：在所述隔离结构101上形成介质膜，所述介质膜的顶部高于所述鳍部110的顶部；回刻(etchback)部分厚度的所述介质膜，剩余所述介质膜作为所述第一介质层102，且所述第一介质层102的顶部低于所述鳍部110顶部。
回刻部分厚度所述介质膜的工艺可以为干法刻蚀工艺、湿法刻蚀工艺、或者湿法刻蚀和干法刻蚀相结合的工艺。本实施例中，回刻部分厚度所述介质膜的工艺为干法刻蚀工艺，从而可以保证较好的各向异性刻蚀效果，且可以较好地控制刻蚀量。
需要说明的是，为了后续掺杂外延层的形成，本实施例中，在所述隔离结构101上形成第一介质层102之前，所述形成方法还包括：在所述鳍部110的侧壁上形成掩膜层310(如图13所示)。相应的，在沿所述衬底100表面法线的方向上，所述第一介质层102覆盖所述掩膜层310的部分侧壁。
所述掩膜层310的作用包括：后续刻蚀所述伪栅结构120两侧部分厚度的鳍部110时，以所述掩膜层310作为刻蚀掩膜，使得后续所形成的凹槽与前述所形成的源漏轻掺杂区之间具有一定距离，避免所述源漏轻掺杂区被完全刻蚀去除；并且，位于所述鳍部110侧壁上的所述掩膜层310能够起到保护所述鳍部110侧壁的作用，避免后续形成掺杂外延层时在所述鳍部110侧壁上进行外延生长工艺。
具体地，形成所述掩膜层310的步骤包括：在所述鳍部110的顶部和侧壁上形成掩膜材料(图未示)；去除所述鳍部顶部上凹槽位置处的掩膜材料，保留位于所述鳍部110侧壁上的掩膜材料，且剩余所述掩膜材料作为所述掩膜层310。也就是说，形成所述掩膜层310后，位于所述鳍部110侧壁上的所述掩膜层310顶部与所述鳍部110顶部齐平。
形成所述掩膜材料的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述掩膜材料。形成所述掩膜材料的步骤中，所述掩膜材料还覆盖所述伪栅结构120和侧墙300，且还位于所述隔离结构101上。因此，去除所述鳍部110顶部上凹槽位置处掩膜材料的步骤中，还去除位于所述伪栅结构120顶部以及所述隔离结构101上的掩膜材料，露出所述栅极掩膜210和隔离结构101。相应的，所述掩膜层310还位于所述侧墙300的侧壁表面上。
所述掩膜层310的材料可以为氮化硅(sin)、氮碳化硅(sicn)、氮硼化硅(sibn)、氮碳氧化硅(siocn)或氮氧化硅(sion)。所述掩膜层310的材料与鳍部110的材料不同，所述掩膜层310的材料与所述隔离结构101的材料也不相同。本实施例中，所述掩膜层310的材料为氮化硅。
结合参考图16和图17，图16是基于图13的剖面结构示意图，图17是基于图14的剖面结构示意图，形成所述第一介质层102(如图16所示)后，在所述伪栅结构120两侧的鳍部110内形成凹槽111。
所述凹槽111为后续形成掺杂外延层提供空间位置。
具体地，采用干法刻蚀工艺刻蚀所述伪栅结构120两侧部分厚度的鳍部110，在所述鳍部110内形成凹槽111。
本实施例中，采用各向异性刻蚀工艺刻蚀部分厚度的所述鳍部110，所述各向异性刻蚀工艺为反应离子刻蚀工艺，所述反应离子刻蚀工艺的参数包括：反应气体包括cf4、sf6和ar，cf4流量为50sccm至100sccm，sf6流量为10sccm至100sccm，ar流量为100sccm至300sccm，源功率为50w至1000w，偏置功率为50w至250w，腔室压强为50mtorr至200mtorr，腔室温度为20℃至90℃。
需要说明的是，如图16所示，本实施例中，为了增加后续在所述凹槽111内所形成掺杂外延层的体积，在刻蚀所述鳍部110的同时，还刻蚀位于所述鳍部110侧壁上的所述掩膜层310，使得形成所述凹槽111后，位于剩余所述鳍部110侧壁上的剩余掩膜层310与所述鳍部110顶部齐平。
还需要说明的是，刻蚀所述鳍部110时，由于所述隔离结构101上形成有所述第一介质层102，所述第一介质层102在所述刻蚀工艺过程中能够对所述隔离结构101起到保护作用，因此所述隔离结构101未受到刻蚀损耗。
此外，为了向后续形成所述掺杂外延层的工艺提供良好的界面基础，以提高掺杂外延层的形成质量，在所述伪栅结构120两侧的鳍部110内形成凹槽111后，形成掺杂外延层之前，所述形成方法还包括：对所述凹槽111进行清洗工艺。所述清洗工艺既用于去除所述凹槽111内的杂质，还用于去除位于所述鳍部110表面的自然氧化层(图未示)。
所述第一介质层102暴露在所述清洗工艺的环境中，且所述第一介质层102作为后续层间介质层的一部分，因此为了减小所述清洗工艺对所述第一介质层102的损耗，本实施例中，所述清洗工艺为siconi工艺，所述siconi工艺所采用的主刻蚀气体为气态氢氟酸。
结合参考图18和图19，图18是基于图16的剖面结构示意图，图19是基于图17的剖面结构示意图，在所述凹槽111(如图17所示)内形成掺杂外延层130。
本实施例中，采用选择性外延工艺，在所述凹槽111内形成应力层，且在形成所述应力层的工艺过程中，原位自掺杂p型离子以形成所述掺杂外延层130。在其他实施例中，还可以在所述凹槽内形成应力层后，对所述应力层进行p型离子掺杂以形成所述掺杂外延层。
具体地，所述应力层的材料为si或sige，所述掺杂外延层130的材料为p型掺杂的si或sige。所述应力层为p型器件的沟道区提供压应力作用，从而提高p型器件载流子迁移率。本实施例中，所述掺杂外延层130的材料为sige。
本实施例中，所述掺杂外延层130的顶部高于所述凹槽111的顶部。且由于选择性外延工艺的特性，高于所述凹槽111的掺杂外延层130侧壁表面具有向远离所述鳍部110方向突出的顶角。在其他实施例中，所述掺杂外延层顶部还可以与所述凹槽顶部齐平。
需要说明的是，本实施例中，以所述基底用于形成p型器件为例进行说明。在另一实施例中，例如所述基底用于形成n型器件时，在所述凹槽内形成应力层的步骤中，所述应力层的材料为si或sic，所述应力层为n型器件的沟道区提供拉应力作用，从而提高n型器件载流子迁移率；在形成所述应力层的工艺过程中，原位自掺杂n型离子以形成所述掺杂外延层，所述掺杂外延层的材料为n型掺杂的si或sic；例如所述掺杂外延层的材料为sip。
在其他实施例中，所述衬底用于形成p型器件和n型器件时，即所述衬底包括n型区域和p型区域时，以前述凹槽内形成的掺杂外延层为p型掺杂外延层为例，则形成所述p型掺杂外延层后，所述形成方法还包括：在n型区域的鳍部顶部和侧壁、伪栅结构顶部和侧壁、以及隔离结构上形成n区掩膜层，所述n区掩膜层还位于所述p型掺杂外延层上、p型区域的鳍部顶部和侧壁、p型区域的伪栅结构顶部和侧壁、以及p型区域的隔离结构上；刻蚀位于所述n型区域伪栅结构两侧鳍部顶部上的n区掩膜层，暴露出所述n型区域伪栅结构两侧的鳍部顶部，且还刻蚀部分厚度的所述鳍部，在所述n型区域伪栅结构两侧的鳍部内形成n区凹槽；在所述n区凹槽内形成n区应力层，且在形成所述n区应力层的工艺过程中，原位自掺杂n型离子以形成所述n型掺杂外延层。所述n区应力层的材料为si或sic；所述n型掺杂外延层的材料为n型掺杂的si或sic。
结合参考图20和图21，图20是基于图18的剖面结构示意图，图21是基于图19的剖面结构示意图，形成所述掺杂外延层130后，在所述伪栅结构120(如图21所示)露出的第一介质层102(如图20所示)上形成第二介质层103(如图20所示)，所述第二介质层103覆盖所述伪栅结构120并露出所述伪栅结构120顶部，且所述第二介质层103和所述第一介质层102构成层间介质层(未标示)。
本实施例中，所述第二介质层103和所述第一介质层102用于构成层间介质层(未标示)，所述层间介质层用于实现半导体结构之间的电隔离，也用于定义后续所形成金属栅极结构的尺寸和位置。
因此所述第二介质层103的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等介质材料。本实施例中，为了提高工艺兼容性，所述第二介质层103的材料与所述第一介质层102的材料相同，即所述第二介质层103的材料为氧化硅。
具体地，形成所述第二介质层103的步骤包括：在所述伪栅结构120露出的第一介质层102上形成介质材料层，所述介质材料层覆盖所述伪栅结构120；通过化学机械研磨等方式去除高于所述伪栅结构120顶部的介质材料层，露出所述伪栅结构120顶部，剩余所述介质材料层作为第二介质层103。
需要说明的是，所述伪栅结构120顶部形成有栅极掩膜210，因此形成所述第二介质层103的步骤中，去除高于所述栅极掩膜210顶部的介质材料层。本实施例中，形成所述第二介质层103后，所述第二介质层103顶部与所述栅极掩膜210顶部齐平。
结合参考图22至图24，图22是基于图20的剖面结构示意图，图23是基于图21的剖面结构示意图，图24是在侧墙300位置处沿垂直于鳍部110延伸方向割线(如图5中c1c2割线所示)的剖面结构示意图，去除所述伪栅结构120(如图21所示)，在所述层间介质层(未标示)内形成开口(图未示)；在所述开口内填充金属层222(如图23所示)，形成金属栅极结(未标示)。
所述金属栅极结用于控制所形成半导体器件沟道的导通与截断。
本实施例中，去除所述伪栅结构120的步骤中，去除所述伪氧化层121和伪栅层122，所述开口贯穿所述第二介质层103(如图22所示)和第一介质层102(如图22所示)并露出所述鳍部110。
需要说明的是，所述伪栅结构120顶部形成有栅极掩膜210，因此去除所述伪栅结构120之前，所述形成方法还包括：去除所述栅极掩膜210。
还需要说明的是，去除所述伪栅结构120后，在所述开口内填充金属层222之前，所述形成方法还包括：在所述开口的底部和侧壁形成栅介质层(图未示)，所述栅介质层还位于所述第二介质层103的顶部。具体地，所述栅介质层包括界面层(il，interfaciallayer)(图未示)以及位于所述界面层表面的高k栅介质层(图未示)。
所述界面层形成于所述开口底部，所述界面层为形成所述高k栅介质层提供良好的界面基础，从而提高所述高k栅介质层的质量，减小所述高k栅介质层与所述鳍部110之间的界面态密度，且避免所述高k栅介质层与所述鳍部110直接接触造成的不良影响。所述界面层的材料为氧化硅或氮氧化硅。
所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为hfo2。在其他实施例中，所述高k栅介质层的材料还可以为hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。
因此形成所述金属栅极结的步骤包括：在所述栅介质层上形成金属层222；去除高于所述第二介质层103顶部的金属层222，且还去除高于所述第二介质层103顶部的栅介质层，所述开口中的剩余栅介质层和金属层222用于构成所述金属栅极结，且所述金属栅极结的顶部与所述第二介质层103的顶部齐平。
本实施例中，在形成所述凹槽111(如图17所示)的工艺过程中，所述第一介质层102(如图16所示)对所述隔离结构101(如图16所示)起到保护作用，避免所述侧墙300下方(如图24中的虚线框所示)的隔离结构101在形成所述凹槽111的过程中受到损耗，从而避免在所述侧墙300下方出现由隔离结构101损耗所产生的缝隙；因此在所述第二介质层103和第一介质层102内的开口内填充金属层222(如图23所示)时，不会出现所述金属层222通过所述缝隙与所述掺杂外延层130(如图23所示)发生桥接(bridge)的问题，即通过本发明所述方案，可以避免所述掺杂外延层130与金属栅极结构(未标示)发生桥接，进而使半导体器件的电学性能和良率得到改善。
继续参考图22至图24，图22是垂直于鳍部延伸方向割线(如图5中b1b2割线所示)的剖面结构示意图，图23是沿鳍部延伸方向割线(如图5中a1a2割线所示)的剖面结构示意图，图24是在侧墙位置处沿垂直于鳍部延伸方向割线(如图5中c1c2割线所示)的剖面结构示意图。相应的，本发明还提供一种半导体结构，包括：
基底，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110；隔离结构101，位于所述鳍部110露出的衬底100上，所述隔离结构101覆盖所述鳍部110的部分侧壁；横跨所述鳍部110的金属栅极结构(未标示)，所述金属栅极结构覆盖所述鳍部110的部分顶部表面和侧壁表面，所述金属栅极结构包括金属层222(如图23所示)；侧墙300，位于所述金属栅极结构的侧壁上；掺杂外延层130，位于所述金属栅极结构两侧的鳍部110内；位于所述金属栅极结构露出的隔离结构101上的层间介质层(未标示)，所述层间介质层包括第一介质层102(如图22所示)、以及位于所述第一介质层102上的第二介质层103(如图22所示)，所述第二介质层103覆盖所述金属栅极结构且露出所述金属栅极结构顶部。
所述基底上具有鳍式场效应管，所述衬底100为形成鳍式场效应管提供工艺平台，所述鳍部用于提供鳍式场效应晶体管的沟道。本实施例中，以所述鳍式场效应管为cmos器件为例，所述基底具有p型器件。在其他实施例中，所述基底具有n型器件；或者，所述基底具有p型器件和n型器件。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底。所述衬底100的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件起到隔离作用，还用于对相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
所述金属栅极结用于控制所述半导体器件沟道的导通与截断。
所述金属栅极结构包括金属层222。本实施例中，所述金属栅极结构还包括：横跨所述鳍部110的栅介质层(图未示)，所述栅介质层覆盖所述鳍部110的部分顶部表面和侧壁表面。相应的，所述金属层222位于所述栅介质层上。
具体地，所述栅介质层包括界面层(il，interfaciallayer)(图未示)以及位于所述界面层表面的高k栅介质层(图未示)。
所述界面层为形成所述高k栅介质层提供良好的界面基础，从而提高所述高k栅介质层的质量，减小所述高k栅介质层与所述鳍部110之间的界面态密度，且避免所述高k栅介质层与所述鳍部110直接接触造成的不良影响。所述界面层的材料为氧化硅或氮氧化硅。
所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为hfo2。在其他实施例中，所述高k栅介质层的材料还可以为hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。
所述侧墙300用于定义所述掺杂外延层130的位置。所述侧墙300的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙300可以为单层结构或叠层结构。本实施例中，所述侧墙300为单层结构，所述侧墙300的材料为氮化硅。
所述掺杂外延层130作为所述半导体结构沟道的源区或漏区。本实施例中，所述掺杂外延层130的形成工艺为选择性外延工艺，因此所述掺杂外延层130的材料为p型掺杂的si或sige。本实施例中，所述掺杂外延层130的材料为sige。
本实施例中，所述掺杂外延层130的顶部高于所述鳍部110的顶部。且由于选择性外延工艺的特性，高于所述鳍部110顶部的掺杂外延层130侧壁表面具有向远离所述鳍部110方向突出的顶角。在其他实施例中，所述掺杂外延层顶部还可以与所述鳍部顶部齐平。
需要说明的是，本实施例中，以所述基底具有p型器件为例进行说明。在另一实施例中，所述基底具有n型器件时，所述掺杂外延层的材料为n型掺杂的si或sic；例如所述掺杂外延层的材料为sip。
还需要说明的是，所述半导体结构还包括：位于所述鳍部110侧壁上的掩膜层310(如图22所示)。
在半导体制造工艺过程中，一般先形成横跨所述鳍部110的伪栅结构；刻蚀所述伪栅结构两侧部分厚度的鳍部110，在所述伪栅结构两侧的鳍部110内形成凹槽；在所述凹槽内形成所述掺杂外延层130；形成所述掺杂外延层130后，去除所述伪栅结构并在所述伪栅结构位置处填充金属层222以形成所述金属栅极结构。
所述掩膜层310的作用包括：刻蚀所述伪栅结构两侧部分厚度的鳍部110时，所述掩膜层310作为刻蚀所述鳍部110的刻蚀掩膜；位于所述鳍部110侧壁上的所述掩膜层310还能够起到保护所述鳍部110侧壁的作用，避免形成所述掺杂外延层130时在所述鳍部110侧壁上进行外延生长工艺。本实施例中，所述掩膜层310还位于所述侧墙300的侧壁表面。
所述掩膜层310的材料可以为氮化硅(sin)、氮碳化硅(sicn)、氮硼化硅(sibn)、氮碳氧化硅(siocn)或氮氧化硅(sion)。所述掩膜层310的材料与鳍部110的材料不同，所述掩膜层310的材料与所述隔离结构101的材料也不相同。本实施例中，所述掩膜层310的材料为氮化硅。
所述层间介质层用于实现半导体结构之间的电隔离，也用于定义所述金属栅极结构的尺寸和位置。因此所述层间介质层的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等介质材料。
本实施例中，所述第一介质层102的材料为氧化硅，且为了提高工艺兼容性，所述第二介质层103的材料与所述第一介质层102的材料相同，即所述第二介质层103的材料也为氧化硅。
由前述分析所述，在半导体制造工艺过程中，形成所述掺杂外延层130之前，刻蚀所述伪栅结构两侧部分厚度的鳍部110，在所述伪栅结构两侧的鳍部110内形成凹槽。所述第一介质层102用于在形成所述凹槽的工艺过程中对所述隔离结构101起到保护作用，避免所述侧墙300下方(如图24中的虚线框所示)的隔离结构101受到刻蚀损耗，从而避免在所述侧墙300下方出现由隔离结构101损耗所产生的缝隙，从而可以避免出现所述金属层222通过所述缝隙与所述掺杂外延层130发生桥接(bridge)的问题，相应避免了所述掺杂外延层130与金属栅极结构发生桥接的问题，从而使所述半导体结构的电学性能和良率得到改善。此外，通过所述第一介质层102，无需引入额外膜层以保护所述隔离结构101，相应无需在形成所述凹槽后去除额外膜层，因此还可以简化工艺步骤，降低工艺成本。
需要说明的是，所述第一介质层102的厚度不宜过小，也不宜过大。如果所述第一介质层102的厚度过小，则难以在刻蚀所述鳍部110的工艺中起到保护所述隔离结构101的作用；如果所述第一介质层102的厚度过大，相应会对刻蚀所述鳍部110的工艺造成不良影响。为此，本实施例中，所述第一介质层102的厚度为5nm至50nm。
本实施例中，所述第一介质层102的顶部低于所述鳍部110的顶部。在其他实施例中，所述第一介质层的顶部可以与所述鳍部的顶部齐平；或者，所述第一介质层的顶部还可以高于所述鳍部顶部。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。