栅极线结构制作用栅极掩模的形成方法与流程

本发明大体上关于栅极线结构制作用栅极掩模的形成方法，并且更特别的是，关于在先进技术节点于混合soi/主体技巧中形成用于制作栅极线结构的栅极掩模。

背景技术：

在不断努力符合摩尔定律所致限制条件的过程中，目前是将完全耗尽型上覆半导体绝缘体(fdsoi)视为以22nm及更先进技术节点制作半导体装置方面下一代技术非常有前途的基础。fdsoi除了兼具高效能及低功率消耗，对于电力管理设计技巧得到优异的回应，制作程序在fdsoi技巧中运用时，相比于诸如finfet等3维晶体管设计，不仅相当单纯，还实际为现有的平面型主体cmos技巧带来低风险演化。

大体上，soi技巧利用特殊种类的衬底(substrate)，按照现有的，是通过氧化物层(通常称为“埋置型氧化物”或“box层”)上所形成的硅层(有时称为有源层)来形成，其进而是在诸如硅的主体半导体衬底上形成。大体上，soi装置有两种类型：部分耗尽型soi(pdsoi)装置及完全耗尽型soi(fdsoi)装置。举例而言，在n型pdsoimosfet中，p型膜合夹于栅极氧化物(gox)与box之间，其中p型膜的厚度实施成使得耗尽区无法包覆整个p区域。因此，就某种程度，pdsoi装置的行为如主体mosfet。

在fdsoi衬底中，半导体或有源层的厚度实施成使得耗尽区包覆半导体或有源层的整个厚度。在本文中，fdsoi技巧中的box层支援比主体衬底更少的耗尽电荷，而完全耗尽型半导体层中出现反转电荷增加现象，相比于pdsoi装置或主体装置，导致fdsoi装置的切换速度更高。

在近来尝试提供易于符合电力/效能目标的方式方面，提议将反偏压用于fdsoi装置。采用反偏压的概念时，对恰好在目标半导体装置的box层底下的主体衬底施加电压。如此，可改变半导体装置的静电控制，并且可推移临限电压，用来以增加漏电流(顺反偏压，fbb)为代价而获得更多驱动电流(效能从而更高)，或用来以降低效能为代价而切断漏电流。平面型fdsoi技巧中的反偏压尽管某种程度类似于如主体cmos技术中实施的本体偏压，在可施加的偏压位准与效率方面，仍然提供若干重要优点。举例而言，可在区块接区块的基础上，以动态方式来利用反偏压。其在区块需要最大尖峰效能时，用于提高定界时间周期内的效能。其还可在有限效能不是问题时，用于切断时间周期内的漏电。

fdsoi技巧的设定中反偏压的实作态样涉及通过待接触的所谓主体曝露(bulex)区域使主体衬底局部曝露。主体衬底相对于毗连soi衬底的半导体或主体层的上表面自然具有高度差异。因此，由于box层与毗连soi衬底的半导体或有源层造成高度差异，bulex区域与soi衬底的相邻半导体或有源层之间存在阶梯高度。举例而言，先进技术中阶梯高度的范围可自约20nm至50nm，因阶梯高度造成形貌不均匀，而使先进半导体装置的前段(feol)处理面临更大的挑战。举例而言，主体半导体衬底(位于bulex区域处)与相邻soi衬底的半导体或主体层的上表面之间的阶梯高度可能导致关键尺寸变异无法控制，fdsoi与主体衬底之间的偏移量大，并且尤其可能在微影程序中产生凹坑及裂隙而使膜残余物难以移除，而这会在最终电路结构中造成短路及漏电。

如以上所指，主体与soi区之间的高度差异代表运用soi衬底部分与主体部分(例如：形式为bulex区域)制作混合结构的严重问题。按照现有的，此问题通过在fdsoi技巧里于bulex区域上重新生长硅材料(即主体硅材料)来因应。因此，形成bulex区域之后，晶圆是在形成栅极结构前，先通过重新生长半导体材料(例如：硅)来平坦化。然而，由于制程允差在重新生长的半导体材料与相邻soi区之间造成高度位准错位，此类半导体材料的重新生长在介于bulex与soi区之间的边界处引进错位。使bulex区域与soi区之间边界处的衬底材料凹陷，并且通过sti材料填充凹口，而在bulex与soi区之间形成浅沟槽隔离(sti)结构时，通常得以将这些错位移除。然而，因为必须形成尺寸足以补偿错位的sti结构，此方法在bulex与soi区之间需要很大的间隔。

鉴于以上相关技术的论述，希望在混合主体/soi技巧中提供一种程序流程，用以因应由于栅极模组中高形貌所致的图型化困难，及/或避免混合技巧中引起的问题，如以上所指。

技术实现要素：

以下介绍本发明的简化概要，以便对本发明的一些态样有基本的了解。本概要并非本发明的详尽概述。用意不在于指认本发明的重要或关键要素，或叙述本发明的范畴。目的仅在于以简化形式介绍一些概念，作为下文更详细说明的引言。

在本发明的第一态样中，提供一种以具有主体区及soi区的形貌在混合衬底结构上方形成栅极结构的方法。根据本文中的一些说明性具体实施例，该方法包括在该等soi及主体区上方形成栅极材料层，在该栅极材料层上方形成掩模层，在该掩模层上方形成第一平坦化层，在该第一平坦化层上方形成第一栅极结构掩模图型，图型化与该第一栅极结构掩模图型对准的该第一平坦化层，以及根据该经图型化第一平坦化层来图型化该掩模层，产生布置于该栅极材料层上面的栅极掩模。在本文中，图型化该第一平坦化层包括对该第一平坦化层施用第一蚀刻程序，其中该第一蚀刻程序移除该soi区上方的该第一平坦化层，以便曝露该soi区上方的该掩模层，并且在该主体区上方留下通过该主体区上方的剩余第一平坦化层材料所包覆的该掩模层，以及施用将该主体区上方该剩余第一平坦化层材料移除、并使该soi区上方该掩模层曝露的第二蚀刻程序。

在本发明的第二态样中，提供一种以具有主体区及soi区的形貌在混合衬底结构上方形成栅极结构的方法。根据本发明的一些说明性具体实施例，该方法包括在该等soi及主体区上方形成栅极材料层，在该栅极材料层上方形成掩模层，在该掩模层上方形成第一平坦化层，在该第一平坦化层上方形成第一栅极结构掩模图型，图型化与该第一栅极结构掩模图型对准的该第一平坦化层，以及根据该经图型化第一平坦化层来图型化该掩模层，产生布置于该栅极材料层上面的栅极掩模，在该等soi及主体区上方所布置的该栅极掩模上方形成第二平坦化层，在该平坦化层上方形成第二栅极结构掩模图型，该第二栅极结构掩模图型是至少在该soi区上方形成，图型化与该第二栅极结构掩模图型对准的该第二平坦化层，以及图型化与该经图型化第二平坦化层对准的该栅极掩模。

附图说明

本发明可搭配附图参照以下说明来了解，其中相似的参考元件符号表示相似的元件，并且其中：

图1a至图1i根据本发明的一些说明性具体实施例，在截面图中示意性绘示栅极线结构制作用栅极掩模的形成程序；

图2根据本发明的一些说明性具体实施例，在俯视图中示意性绘示混合soi/主体衬底；

图3a至图3d沿着图2中a-a、b-b、c-c及d-d等各别线条，在截面图示意性绘示如以上就图1a至图1i所示程序流程完成之后制作期间的早期阶段；

图4a-图4d根据本发明的一些说明性具体实施例，在截面图中示意性绘示更晚期阶段的制作状况；

图5a-图5d在截面图中示意性绘示制作期间更晚期阶段的制作状况；

图6a-图6d在截面图中示意性绘示制作期间更晚期阶段的制作状况；

图7a-图7d在截面图中示意性绘示制作期间更晚期阶段的制作状况；

图8a-图8d在截面图中示意性绘示制作期间更晚期阶段的制作状况；

图9a-图9d在截面图中示意性绘示制作期间更晚期阶段的制作状况；以及

图10a-图10d在截面图中示意性绘示制作期间更晚期阶段的制作状况。

尽管本文所揭示的专利标的易受各种修改和替代形式所影响，其特定具体实施例仍已通过图式中的实施例予以表示并且在本文中予以详述。然而，应了解的是，本文中特定具体实施例的说明用意不在于将本发明限制于所揭示的特定形式，相反地，如随附权利要求书所界定，用意在于涵盖落于本发明的精神及范畴内的所有修改、均等例、及替代方案。

符号说明：

100asoi衬底部分

100b主体衬底部分

102a半导体衬底

102b半导体衬底

104a有源半导体层部分

106a埋置型绝缘材料部分

108沟槽隔离结构

112栅极材料层

112a栅极电极材料

112b栅极介电材料

114绝缘材料

116掩模层

118掩模层

120平坦化层

122硬罩层

124barc层

126栅极结构掩模图型

126a栅极掩模条

126b栅极掩模条

128barc蚀刻

130蚀刻程序

132蚀刻程序

134蚀刻程序

135侧向蚀刻

136蚀刻程序

137破折线

138蚀刻程序

140程序

201半导体衬底

202有源区

203埋置型绝缘材料部分

204有源区

205有源半导体层部分

206有源区

208有源区

212沟槽隔离结构

214沟槽隔离结构

216栅极掩模

218切口

222栅极材料层

224绝缘材料

226平坦化层

226c平坦化层材料

226d平坦化层材料

228硬罩层

230barc层

232栅极结构掩模图型

234掩模层

236掩模层

238蚀刻程序

240蚀刻程序

244蚀刻程序

246沟槽

248蚀刻程序

260蚀刻程序

262蚀刻程序

264蚀刻程序。

具体实施方式

下面说明本发明的各项说明性具体实施例。为了澄清，本说明书中并未说明实际实作态样的所有特征。当然，将会领会旳是，在开发任何此实际具体实施例时，必须做出许多实作态样特定决策才能达到开发者的特定目的，例如符合系统有关及业务有关的限制条件，这些限制条件会随实作态样不同而变。此外，将了解的是，此一开发努力可能复杂且耗时，虽然如此，仍会是受益于本发明的所属领域技术人员的例行工作。

本发明现将参照附图来说明。各种结构、系统及装置在图式中只是为了阐释而绘示，为的是不要因所属领域技术人员众所周知的细节而混淆本发明。虽然如此，仍将附图包括进来以说明并阐释本发明的说明性实施例。本文中使用的字组及词组应了解并诠释为与所属领域技术人员了解的字组及词组具有一致的意义。与所属领域技术人员了解的通常或惯用意义不同的词汇或词组(即定义)的特殊定义，用意不在于通过本文词汇或词组的一致性用法提供暗示。就一词汇或词组用意在于具有特殊意义的方面来说，即有别于所属领域技术人员了解的意义，此一特殊定义应会按照为此词汇或词组直接且不含糊地提供此特殊定义的定义方式，在本说明书中明确提出。

本文中使用的字组及词组应了解并诠释为与所属领域技术人员了解的字组及词组具有一致的意义。与所属领域技术人员了解的通常或惯用意义不同的词汇或词组(即定义)的特殊定义，用意不在于通过本文词汇或词组的一致性用法提供暗示。就一词汇或词组用意在于具有特殊意义的方面来说，即有别于所属领域技术人员了解的意义，此一特殊定义应会按照为此词汇或词组直接且不含糊地提供此特殊定义的定义方式，在本说明书中明确提出。举例而言，所属领域技术人员在完整阅读本发明之后将了解的是，措辞「b上方的a」并不受限于理解a直接布置于b上，亦即，a与b实体接触。

根据本发明的一些说明性具体实施例，本发明展示半导体装置结构的制作，诸如整合于晶片上的多个mosfet或mos装置。提及mos装置时，所属领域技术人员将了解的是，虽然使用措辞“mos装置”，用意仍非局限于含金属栅极材料及/或含氧化物栅极介电材料。因此，可将半导体装置结构理解为包含p型与n型其中至少一者的至少两个mos装置。

本发明的半导体装置可涉及可通过使用先进技术所制作的装置，亦即半导体装置可通过应用于小于100nm技术节点的技术来制作，例如，小于50nm或小于35nm的技术节点，例如：22nm或更小的技术节点。所属领域技术人员在完整阅读本申请书之后将了解的是，根据本发明，可施用小于或等于45nm的基本规范，例如：22nm或更小的基本规范。本发明提出所具结构最小长度尺寸及/或宽度尺寸可小于100nm的半导体装置，例如，小于50nm或小于35nm或小于22nm。举例而言，本发明可提供通过使用45nm技术来制作的半导体装置，例如，22nm或甚至更小的技术。

所属领域技术人员在完整阅读本申请书之后将了解的是，可将本文中所揭示的半导体装置制作为p通道mos晶体管或pmos晶体管及n通道晶体管或nmos晶体管；两种晶体管类型都可利用或不用迁移率强化应力源特征或应变诱发特征来制作。注意到的是，电路设计人员可使用受应力及未受应力的pmos及nmos晶体管，混合并且配比装置类型，以在其最佳适应设计中半导体装置时，利用各装置类型的最佳特性。

再者，可将半导体装置形成为主体装置及/或soi(上覆半导体绝缘体)装置。soi这个措辞用意不在于要受限于特殊技巧。大体上，soi装置可具有布置于埋置型绝缘材料层上的有源半导体层，其进而形成于底座或主体衬底材料上。根据本发明的一些说明性具体实施例，有源半导体层可包含硅、锗、硅锗及类似者其中一者。埋置型绝缘材料层可包含绝缘材料，例如：氧化硅或氮化硅。主体衬底材料可以是可如所属技术领域已知当作衬底使用的底座材料，例如：硅及类似者。

根据本文中所揭示运用fdsoi衬底的说明性具体实施例其中至少一些，有源半导体层可具有约20nm或更小的厚度，而埋置型绝缘材料层可具有约145nm的厚度，或根据先进技巧，埋置型绝缘材料层可具有范围自约10nm至30nm的厚度。举例而言，在本发明的一些特殊说明性具体实施例中，有源半导体层可具有约3nm至10nm的厚度。

至于底座衬底材料的结晶平面取向，类似于通常硅装置的取向，可使用所具表面有晶面(100)的soi衬底。然而，为了改善pmos半导体装置的效能，可将pmos半导体装置的表面当作晶面(110)使用。替代地，可使用混合平面取向衬底，其表面可通过晶面(100)与晶面(110)来混合。在替代具体实施例中，底座衬底材料在考量n累积及/或n反转装置时可为n型(否则，对于p累积及/或p反转则为p型)。

所属领域技术人员在完整阅读本发明之后将了解的是，使用措辞“半导体装置结构”时，可至少有关包含衬底的第一有源区上方所形成第一栅极结构的第一半导体装置，以及包含该衬底的第二有源区上方所形成第二栅极结构的第二半导体装置。再者，所属领域技术人员将了解的是，半导体装置结构可包含至少两个毗连半导体装置，或替代地，半导体装置结构的至少两个半导体装置可通过至少一个隔离结构来侧向隔开，诸如衬底中所形成的浅沟槽隔离及类似者。

请参照图1a至图1i，下文将会更详细地阐释本发明的一些说明性具体实施例。

图1a在截面图中示意性绘示包含第一有源区a及第二有源区b的混合衬底组态。第一有源区a及第二有源区b可通过沟槽隔离结构108来隔开，诸如浅沟槽隔离(sti)、深沟槽隔离及类似者。第一有源区a可通过soi衬底部分100a所形成，soi衬底部分100a包含半导体衬底102a，其上方可形成有源半导体层部分104a。半导体衬底102a与有源半导体层部分104a之间可插置埋置型绝缘材料部分106a。因此，可使有源半导体层部分104a的上表面usa曝露以进行进一步处理，半导体材料102a的上表面部分uss可通过埋置型绝缘材料部分106a来包覆。第二主体区b可通过主体衬底部分100b所形成，100b包含半导体衬底102b，可使其上表面usb曝露以进行进一步处理。

所属领域技术人员在完整阅读本发明之后将了解的是，第一主体区a可对应于如以上参照本发明的第一与第二态样所称的「soi区」，而第二有源区b可对应于如以上关于本发明的第一与第二态样所指的“主体区”。在本文中，混合衬底可包含至少一个soi区及/或至少一个主体区，此等soi区其中至少一者通过至少一个进一步soi及/或主体区与至少一个主体区隔开。

根据本发明的一些说明性具体实施例，有源半导体层部分104a可包含半导体材料，诸如硅、锗、硅锗及类似者。埋置型绝缘材料部分106a可以是埋置型氧化物材料(例如：box)、埋置型氮化物及类似者。衬底材料102a可通过已知的主体衬底所形成，诸如硅主体衬底、针主体衬底、硅锗主体衬底及类似者。

根据本发明的一些说明性具体实施例，半导体衬底102b可通过已知的主体衬底来提供，诸如硅主体衬底、锗主体衬底、硅锗主体衬底及类似者。

根据本发明的一些说明性具体实施例，半导体衬底102a及半导体衬底102b可通过相同的主体衬底材料来提供，亦即，半导体衬底102a及半导体衬底102b可代表共主体衬底的上表面部分，该等上表面部分通过沟槽隔离结构108来隔开。

根据本发明的一些说明性具体实施例，沟槽隔离结构108可根据已知的sti形成技巧来形成，并且可包含绝缘材料，诸如氧化物材料、氮化物材料及类似者。

根据本发明的一些说明性具体实施例，混合衬底组态如图1a所示，在制备方法上，可通过提供soi衬底(图未示)，在soi衬底中形成至少一个沟槽隔离结构，例如：至少沟槽隔离结构108，如图1a所示，以及将有源半导体层及埋置型绝缘材料层部分移除而使半导体衬底102a的上表面usb部分曝露。所属领域技术人员将了解的是，soi衬底可根据已知技巧来制备，诸如simox(“布植氧分隔法”)技巧、智慧切割技巧及类似者。

根据本发明的一些说明性具体实施例，在第一有源区a中及上面待形成pmos装置或装置结构的情况下，有源半导体层部分104a可经受掺杂，以便举例而言，形成由硅锗所构成的有源层104a。

根据本发明的一些说明性具体实施例，可进行选用的布植程序(图未示)将掺质植入第一有源区a及第二有源区b其中至少一者。根据一些特殊说明性实施例，此布植程序(图未示)可包含用于在半导体衬底102b中形成井区(图未示)的井体布植程序(图未示)。另外或替代地，可根据已知技巧在半导体衬底102b中进行sige掺杂。

根据本发明的一些说明性具体实施例，可在第二有源区b中及上面形成包含dcap、变容器或mosfet其中至少一者的半导体装置结构。替代地或另外，可将第二有源区b用于对待于第一有源区a中及上面形成的半导体装置实施反偏压。

图1b示意性绘示第一与第二有源区a与b上方形成栅极材料层112及绝缘材料114之后，制作栅极线结构用栅极掩模形成程序期间的早期阶段。根据本发明的一些说明性具体实施例，栅极材料层112可包含栅极堆迭组态，其具有诸如多晶硅、非晶硅或栅极金属的栅极电极材料112a、以及诸如栅极氧化物材料(诸如氧化硅)、及/或高k材料、及类似者的栅极介电材料112b。为便于说明，以下图式将会省略栅极电极材料112a及栅极介电材料112b。

根据本发明的一些说明性具体实施例，可在绝缘材料114上方形成掩模层116。根据本发明的一些说明性具体实施例，掩模层116可以是硬罩层。掩模层116可通过沉积诸如氮化物材料或氧化物材料的绝缘材料来提供。根据本文中的特殊说明性实施例，掩模层116可包含氮化硅。

请参照图1b，可在掩模层116上形成选用的进一步掩模层118，进一步掩模层118包含与形成掩模层116的绝缘材料不同的氧化物材料或氮化物材料。关于进一步掩模层118，所属领域技术人员将了解的是，本发明无意有所限制，并且可省略进一步掩模层118，亦即，在如下文关于以下图式所述的程序流程中，进一步掩模层118属于选用性。

根据本发明的一些说明性具体实施例，随后可在掩模层116上方沉积平坦化层120，例如：有机平坦化层(opl)。根据本文中的一些特殊说明性实施例，平坦化层120可通过以h-soh涂布混合衬底所形成。替代地，平坦化层120可通过旋涂碳(soc)所形成。随后，平坦化层120上可形成硬罩层122，后面跟着底端抗反射涂(barc)层124(例如：富含硅的barc或sibarc)、以及第一栅极结构掩模图型126(例如：经由图型化光阻来实施)。根本文中的一些说明性实施例，硬罩层122可通过低温氧化物(to)、氮化物材料、氮氧化硅材料、及类似者来提供。

根据本发明的一些说明性具体实施例，栅极材料层112的厚度范围可自约15nm至50nm，例如：范围自约20nm至35nm，诸如约25nm。根据本发明的一些说明性具体实施例，掩模层116的厚度范围可自约20nm至50nm，诸如约40nm。根据本发明的一些说明性具体实施例，进一步掩模层118可具有范围自约10nm至30nm的厚度，诸如约20nm。根据本发明的一些说明性具体实施例，平坦化层120的厚度范围可约为100nm至270nm，例如：范围自约130nm至150nm，诸如约140nm。根据本发明的一些说明性具体实施例，硬罩层122可具有范围自约20nm至40nm的厚度，诸如约30nm。根据本发明的一些说明性具体实施例，barc层124可具有范围自约10nm至40nm的厚度，诸如约25nm。根据本发明的一些说明性具体实施例，第一栅极结构掩模图型126可具有范围自约50nm至150nm的厚度，诸如自约90nm至100nm，例如：约96nm。

根据本发明的一些说明性具体实施例，第一栅极结构掩模图型126可包含形成于第一有源区a上方的多个栅极掩模条126a、及形成于第二有源区b上方的栅极掩模条126b。栅极掩模条126a可对应于待形成于第一有源区a上方的栅极线。栅极掩模条126b可对应于待形成于第二有源区b上方的栅极线或虚设栅极线。这并不对本发明造成任何限制，而且所属领域技术人员将了解的是，第二有源区b上方可省略多个栅极掩模条126b。

图1c示意性绘示此程序在barc蚀刻128期间更晚期阶段的状况，其中可蚀刻与第一栅极结构掩模图型126对准的barc层124。因此，可将第一栅极结构掩模图型126转移到barc层124。

图1d示意性绘示此程序流程在蚀刻程序130期间更晚期阶段的状况。可进行蚀刻程序130，以便将第一栅极结构掩模图型126转移到硬罩层122。根据本发明的一些说明性具体实施例，蚀刻程序130可以是利用终点侦测而终止于平坦化层120上的蚀刻程序。因此，可将第一栅极结构掩模图型126转移到硬罩层122。

图1e示意性绘示此程序流程在进行蚀刻程序132时更晚期阶段的状况。根据本发明的一些说明性具体实施例，蚀刻程序132可包含利用进一步掩模层118上的终点侦测，用于在第一有源区a上方蚀刻平坦化层120的蚀刻剂。所属领域技术人员将了解的是，交替地，可省略进一步掩模层118，并且蚀刻程序132可组配成用来终结于掩模层116上，或可终结于第一有源区上方的掩模层116上。由于如图1a所示介于第一有源区a与第二有源区b之间的形貌，第二有源区b上方存在剩余平坦化层材料120b。因此，所属领域技术人员将了解的是，蚀刻程序132完全移除第一有源区a上方的平坦化层120(请参阅图1d)，并且在第二有源区b上方留下剩余平坦化层材料120b，亦即，蚀刻程序132可仅部分移除第二有源区b上方的平坦化层120。

根据本发明的一些说明性具体实施例，可在蚀刻程序132中移除经图型化光阻(请参阅图1b)、及剩余barc材料。

图1f示意性绘示此程序流程在进行蚀刻程序134时更晚期阶段的状况。根据本发明的一些说明性具体实施例，可进行蚀刻程序134，以经由可对进一步掩模层118及/或掩模层116的材料具有选择性的高度异向性蚀刻剂(如果不存在进一步掩模层118，此蚀刻剂可对掩模层116的材料具有高度选择性)，移除第二有源区b上方的剩余平坦化层材料120b。因此，可经由蚀刻程序132及134，将第一栅极结构掩模图型126转移到平坦化层120。

根据本发明的一些说明性具体实施例，蚀刻程序134可包含如经由图1f中的箭号135及破折线所示，在第一有源区a上方多个栅极掩模条126a上侧向作用的蚀刻剂(可能是导因于第一有源区a上方缺乏剩余平坦化层材料)。因此，第一栅极结构掩模图型126可受蚀刻程序134影响，亦即，移除第二有源区b上方的剩余平坦化层120b时，可侧向蚀刻第一有源区a上方的第一栅极结构掩模图型126，亦即，第一有源区a上方可出现最小栅极线夹止现象，如图1f所示意性绘示。为了避开此可能的侧向蚀刻135，相比于第二有源区b，可在第一有源区a上方调大(或增加尺寸)第一有源区a上方的第一栅极结构掩模图型126(请参阅图1f的破折线137)，以便补偿侧向蚀刻135。所属领域技术人员在完整阅读本发明之后将了解的是，在图1b所示阶段形成第一栅极结构掩模图型126时，可形成第一栅极结构掩模图型126以包含位在第一有源区a上方的至少一个第一掩模特征(例如：诸栅极掩模条126a其中至少一者)、及位在第二有源区上方的至少一个第二掩模特征(例如：诸栅极掩模条126b其中至少一者)，其中该至少一个第一掩模特征的宽度大于该至少一个第二掩模特征的宽度。根据本文的一些说明性实施例，该至少一个第一掩模特征的宽度可基于该至少一个第二掩模特征的宽度、及该第二蚀刻程序的侧向蚀刻率来设定。因此，可补偿第一有源区a上方栅极掩模条126a可能不希望的侧向蚀刻。

图1g示意性绘示此程序流程在进行选用的蚀刻程序136时更晚期阶段的状况。可进行选用的蚀刻程序136，以便将第一栅极结构掩模图型126转移到第一与第二有源区a与b上方的进一步掩模层118。根据一些说明性具体实施例，若进一步掩模层118通过氧化物材料所形成，则选用的蚀刻程序136可包含氧化物蚀刻剂。

图1h示意性绘示此程序流程在进行蚀刻程序138时更晚期阶段的状况。根据本发明的一些说明性具体实施例，蚀刻程序138可就下面的材料层114及/或112选择性蚀刻掩模层116。因此，可将第一栅极结构掩模图型126转移到硬罩层116。

图1i示意性绘示此程序为了移除第一与第二有源区a与b上方剩余平坦化层材料而进行程序140时，制作期间更晚期阶段的状况。因此，可在栅极材料层112上方形成栅极掩模126'。

根据本发明的一些说明性具体实施例，如以上所述，可避免如以上关于先前技术所述bulex区域上材料重新生长的问题，并且可在第一与第二有源区a与b之间实施更小间隔。所属领域技术人员在完整阅读本发明之后将了解的是，无论形貌有多高，都可因本文中的栅极掩模126'而图型化第一与第二有源区a与b其中至少一者上方的栅极材料层112，其中无论形貌有多高，蚀刻程序134(图1f)都容许可靠地移除第二有源区b上方的剩余平坦化层材料120b。

根据本发明的一些说明性具体实施例，继此程序之后，可根据栅极掩模126'来异向性蚀刻栅极材料层112，用于在第一及/或第二有源区a、b上方形成栅极线(图未示)，然后根据所形成的栅极线来形成源极/漏极区。

根据本发明的一些说明性具体实施例，如下文所述，可进一步图型化栅极掩模126'。

图2在俯视图中示意性绘示soi类型的两个相邻有源区202与204的配置(类似于如上述的第一有源区a)、以及主体组态的两个主体区206与208(类似于如上述的第二有源区b)。所属领域技术人员将理解的是，为了不混淆有源区202、204、206及208上的俯视图，图2并未绘示对应于图1a至图1f中栅极材料层112的任何栅极材料。

如图2所示，有源区202与204可通过沟槽隔离结构212来隔开。沟槽隔离结构212可进一步将有源区206与208隔开。再者，有源区202与206可通过沟槽隔离结构214来侧向隔开，其可将有源区204与有源区208隔开。图2所示虽然为十字形沟槽隔离结构212、214，但这并不对本发明造成任何限制，而且所属领域技术人员将了解的是，为了将有源区202、204、206及208隔开，可考量任何其它几何形状的沟槽隔离结构212及214。

图2进一步绘示对应于图1i栅极掩模126'的栅极掩模216。所属领域技术人员将了解的是，如图1i示意性绘示对此组态施用栅极蚀刻程序之后，可形成上覆于有源区与栅极掩模216对应的栅极线。因此，类似于图2的条状物，可在图1i中第一与第二有源区a与b上方形成栅极线。然而，这并不对本发明造成任何限制，而且所属领域技术人员将了解的是，举例而言，栅极线可仅在图2中有源区202与204上方形成。因此，可希望进一步图型化栅极掩模216以消除有源区202及204外侧的任何虚设栅极。另外或替代地，可希望将有源区202及/或206上方至少一些栅极线与有源区204及/或208上方延展的栅极线电气隔开。这可经由如图2中线条218所示具有切口的经图型化栅极掩模来达成。

请参照下面图3至图10，将说明的是用于图型化栅极掩模216(可能是通过如以上参照图1a至图1i所述程序所获得)的程序流程。

图3a在沿着图2中线条a-a的截面图中示意性绘示可形成掩模图型216(可能对应于图1i中的掩模图型126')、及可形成栅极材料层222(可能类似于图1a至图1i中的栅极材料层112)之后，有源区202及有源区204在处理期间一阶段的组态。有源区202及204各可具有类似于如以上参照图1a所述衬底100a的soi组态。亦即，有源半导体层部分205可在半导体衬底201上方形成，两者之间插置有埋置型绝缘材料部分203。

根据本发明的一些说明性具体实施例，如图3a所示，可在栅极材料层222上方形成绝缘材料224。绝缘材料224可包含氧化物材料及氮化物材料其中一者。

根据如图3a所示的阶段，(通过如用于在图1b中栅极材料层112上方沉积平坦化层120的类似程序)可在栅极材料层222上方形成平坦化层226。

根据如图3a所示的一些说明性具体实施例，如图3a所示，可在有源区202、204及沟槽隔离结构212上方形成硬罩层228(可能类似于硬罩层122)、barc层230(可能类似于barc层124)、以及第二栅极结构掩模图型232(可能对应于如经由图2中线条218示意性所示的掩模)。

图3b示意性绘示沿着图2中线条b-b的截面图。由图2可看出，如图3b所示的截面沿着栅极掩模216的条状物延伸，其中栅极掩模216包含掩模层234及选用的进一步掩模层236(可能类似于掩模层116及选用的进一步掩模层118)。

图3c示意性绘示沿着图2中线条c-c的截面图。本文中，可在具有主体组态的有源区206及208上方形成栅极材料层222、平坦化层226、硬罩层228及barc层230，可根据该主体组态而在半导体衬底201的上表面上形成栅极材料层222。

图3d示意性绘示沿着图2中线条d-d的截面图。本文中，如图3d所示，可见的是，此截面包含类似于图3b所示栅极掩模216的栅极掩模216的条状物。

根据图3a至图3d的绘示，第二栅极结构掩模图型并未在有源区206及208中任一者上方包覆barc层230。因此，除了图2中的切口218，还可从有源区206及208上面移除栅极材料222。这并不对本发明造成任何限制，而且所属领域技术人员将了解的是，在类似于有源区202及204的有源区206及208上方形成栅极线的情况中，如图3a及图3b所示，相符的第二栅极结构掩模图型会在图3c及图3d中的barc层上方形成。

图4a示意性绘示进行蚀刻程序238时，制作期间更晚期阶段沿着图2中线条a-a的截面图。根据本发明的一些说明性具体实施例，蚀刻程序238可将第二栅极结构掩模图型232转移到有源区202与204及沟槽隔离结构212上方的barc层230。

类似的是，可将第二栅极结构掩模图型232转移到如图4b的截面图中所示栅极掩模上方的barc层124。

请参照图4c及图4d，可从有源区206与208上面、并从介于有源区206与208之间的沟槽隔离结构212上面移除barc层230。

请参照图5a至图5d，示意性绘示进行蚀刻程序240时，沿着图2中线条a-a、b-b、c-c及d-d的各别截面图在制作期间更晚期阶段的状况。根据蚀刻程序240，可将第二栅极结构掩模图型232转移到有源区202与204上方、及有源区202与204之间沟槽隔离结构212上方的硬罩层228(图5a及图5b)，而硬罩层228则是从有源区206与208上面、并从有源区206与208间沟槽隔离212上方遭受移除(图5c及图5d)。亦即，可在有源区206与208上方、及在有源区206与208间沟槽隔离结构212上方曝露平坦化层226(图5c及图5d)。另一方面，可在有源区202与204上方、及在有源区202与204间沟槽隔离结构212上方，经由蚀刻程序240部分曝露与第二栅极结构掩模图型232对准的平坦化层226(图5a及图5b)。

图6a至图6d在沿着图2中各别线条a-a、b-b、c-c及d-d的截面图中，示意性绘示进行蚀刻程序244时，此程序流程在制作期间更晚期阶段的状况。根据本发明的一些说明性具体实施例，蚀刻程序244可将第二栅极结构掩模图型232移除，在有源区202与204上方、及有源区202与204间沟槽隔离结构212上方留下经图型化硬罩层228(图6a及图6b)。使进一步掩模层236或掩模层234曝露时，蚀刻程序244可利用终点侦测将蚀刻剂运用于蚀刻平坦化层226。因此，可形成伸入平坦化层226与经图型化硬罩层228对准的沟槽246(图6a及图6b)。关于有源区206与208，可将平坦化层226部分回蚀，使得有源区206中仍存在剩余平坦化层材料226c，而有源区208中仍存在剩余平坦化层材料226d(图6c及图6d)，有源区208上方的剩余平坦化层材料226d分别包覆进一步掩模层236及掩模层234。主体区208上剩余平坦化层材料226d的高度对应于soi区202、204与主体区206、208之间的高度差异。

图7a至图7d在沿着图2中各别线条a-a、b-b、c-c及d-d的截面图中，示意性绘示进行蚀刻程序248时，此程序流程在制作期间更晚期阶段的状况，该蚀刻程序是用来选择性移除有源区208上方的(图7d)、及与经图型化硬罩层228对准的沟槽246内平坦化层226所属的(图7a)剩余平坦化层材料226d，并且将剩余平坦化层226从有源区206上面部分移除(图7c)。蚀刻程序248可分别就掩模层234及进一步掩模层236具有高度选择性。再者，蚀刻程序248可分别就栅极材料层222的材料及绝缘材料224具有高度选择性。因此，可与对应于第二栅极结构掩模图型232的经图型化硬罩层228对准，将有源区208上方的剩余平坦化层材料226d可靠地移除(图3a)。于处理期间的此阶段，平坦化层226包覆图2的截面a-a中有源区202、204上方的绝缘材料层224(图7a)，并且剩余平坦化层材料226c包覆图2的截面c-c中有源区206及208上方下伏的绝缘材料层224(图7c)。

图8a至图8d在沿着图2中各别线条a-a、b-b、c-c及d-d的截面图中，示意性绘示进行蚀刻程序260时，此程序流程在制作期间更晚期阶段的状况。本文中，可进行蚀刻程序以根据经图型化硬罩层228，将第二栅极结构掩模图型转移到图2的截面b-b的有源区202及204中的掩模层236(图8b)，并且将绝缘材料224从图2的截面d-d中有源区206、208上方的硬罩层234上面移除(图8d)。栅极材料222上方的绝缘材料224可受保护，免因图2的截面a-a中有源区202与204中(图8a)、及图2的截面c-c中有源区206、208中(图8c)的蚀刻程序260而受影响。亦即，栅极材料层222的上表面部分可在有源区202至208上方受保护。

图9a至图9d在沿着图2中线条a-a、b-b、c-c及d-d的各别者的截面图中，示意性绘示进行蚀刻程序262时，此程序流程在制作期间更晚期阶段的状况。蚀刻程序262可选择性移除有源区202及204上方与经图型化平坦化层226对准的掩模层234及经图型化硬罩228(图9a及图9b)。再者，蚀刻程序262可选择性蚀刻图2的截面d-d中有源区206及208上方的掩模层234(图9d)，并且留下图2的截面c-c中受剩余平坦化层材料226c保护的有源区的绝缘材料224(图9c)。因此，图2的截面d-d中，有源区206及208中的绝缘材料224受曝露(图9d)。

图10a至图10d在沿着图2中线条a-a、b-b、c-c及d-d的各别者的截面图中，示意性绘示进行蚀刻程序264时，此程序流程在制作期间更晚期阶段的状况。蚀刻程序264可移除有源区202及204上方的平坦化层226(图10a及图10b)、以及有源区206及208上方的剩余平坦化层材料226c(图10c)。因此，图2的截面a-a、c-c及d-d中有源区202及204上方可曝露绝缘材料224(图10a、图10c、图10d)，并且部分曝露图2的截面b-b中有源区202及204上方的绝缘材料224(图10b)。因此，绝缘材料224可根据图2的截面b-b中的硬罩236、234来图型化(图10b)。所属领域技术人员将了解的是，凭靠相对于栅极材料层222的高度选择性蚀刻程序264，可避免栅极材料层222出现过度且不希望的损失现象。

因此，如图10a及图10b所示，希望无栅极线的地方(例如：图2的有源区206及208上方)切割栅极线及/或移除有源区上方的栅极线。

根据本发明的一些说明性具体实施例，随后可在栅极蚀刻程序(图未示)中移除绝缘材料224，其中可形成图2中线条218所示的切口。

所属领域技术人员将了解的是，根据如图6a至图6d及图7a至图7d所示的蚀刻程序244及248，可部分移除与经图型化硬罩228对准的平坦化层226而不曝露任何栅极介电质，即高k材料，并且不会在soi区中造成可能负面影响制作的过度蚀刻。再者，由于蚀刻程序248的关系，因为可避免侧向蚀刻造成的负面效应，而可以可靠地维持关键尺寸。

所属领域技术人员在完整阅读本发明之后将了解的是，根据本发明的一些说明性具体实施例，可避免在混合衬底的主体区上重新生长半导体材料，并且可进行图型化，尤其是在soi区(例如：fdsoi区域)中进行图型化，但不会负面影响关键尺寸，也不会提升潜在的缺陷风险。根据本发明的一些说明性但非限制性具体实施例，可通过使用高度选择性蚀刻及/或扩大soi(例如：fdsoi)区域上的结构、及/或对于在主体区上方使用某些掩模组施用适当规则来达成图型化。

所属领域技术人员在完整阅读本发明之后将理解的是，图1a至图1i中的平坦化层120可对应于如以上关于本发明的第一态样所称的第一平坦化层。

所属领域技术人员在完整阅读本发明之后将理解的是，图3至图10中的平坦化层226可对应于如以上关于本发明的第二态样所称的第二平坦化层。

以上所揭示的特定具体实施例仅属描述性，正如本发明可用所属领域技术人员所明显知道的不同但均等方式予以修改并且实践而具有本文教示的效益。举例而言，以上所提出的程序步骤可按照不同顺序来进行。再者，如权利要求书中所述除外，未意图限制于本文所示构造或设计的细节。因此，证实可改变或修改以上揭示的特定具体实施例，而且所有此类变例全都视为在本发明的范畴及精神内。要注意的是，本说明书及所附权利要求书中如“第一”、“第二”、“第三”或“第四”之类用以说明各个程序或结构的术语，仅当作此些步骤/结构节略参考，并且不必然暗喻此些步骤/结构的进行/形成序列。当然，取决于精准的诉求语言，可以或可不需要此类程序的排定顺序。因此，本文寻求的保护如权利要求书中所提。