半导体器件及其制作方法与流程

本申请涉及半导体领域，具体而言，涉及一种半导体器件及其制作方法。

背景技术：

具有单层结构的二维半导体材料(如石墨烯、黑磷、石墨炔、锑化铟、磷化铟、硫化钼、硫化锌与硅烯等)由于高载流子迁移率等优越的物理特性和电气特性，成为未来最有可能取代硅的广泛应用在集成电路中的材料。但是，单层结构的二维材料非常脆弱，其对工艺处理的要求比对传统材料对工艺处理的要求更加苛刻。

采用背栅结构可以大大减小二维半导体材料形成集成电路的工艺难度。但是，目前，二维半导体器件主要采用全局背栅结构，即将整个衬底作为背栅，并引出电极，实现同时对衬底上的全部器件的开关控制，并不能单独控制某个器件的开关，不符合大规模集成电路设计的基本需求。

技术实现要素：

本申请的主要目的在于提供一种半导体器件及其制作方法，以解决现有技术中无法单独控制某个二维半导体材料形成的半导体器件的开关的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件，该半导体器件包括：衬底；背栅，设置在上述衬底的部分表面上；栅介质层，设置在上述背栅的裸露表面上；二维半导体材料层，设置在上述栅介质层的远离上述背栅的表面上；两个电极，设置在上述二维半导体材料层的远离上述栅介质层表面上，且上述背栅的两侧分别设置有一个上述电极。

进一步地，上述半导体器件还包括：隔离层，设置在上述衬底的表面上，上述背栅设置在上述隔离层的远离上述衬底的一侧，上述栅介质层还设置在上述隔离层的裸露表面上。

进一步地，上述衬底包括第一部分与第二部分，上述第二部分突出于上述第一部分；上述隔离层设置在部分上述第二部分的表面上以及上述第二部分两侧的上述第一部分的表面上，上述隔离层的远离上述第一部分的表面与上述第二部分的远离上述第一部分的表面均位于第一平面，上述栅介质层设置在上述第一平面上。

进一步地，上述衬底包括第一部分与第二部分，上述第二部分突出于上述第一部分，上述第二部分的表层以及上述第二部分两侧的上述第一部分的表层为衬底隔离表层，上述半导体器件还包括第一背栅隔离表层，上述第一背栅隔离表层设置在上述第二部分对应的上述衬底隔离表层上，且上述第一背栅隔离表层包裹支撑上述背栅靠近上述衬底的结构，上述隔离层设置在上述衬底隔离表层的部分表面上，上述第一背栅隔离表层远离上述衬底的一侧表面与上述隔离层的远离上述第一部分的表面均位于第二平面上，上述栅介质层设置在上述第二平面上。

进一步地，上述隔离层的材料选自sio2和/或si3n4。

进一步地，上述背栅为纳米线背栅。

进一步地，上述纳米线背栅的材料选自硅、硅化物与金属中的一种或多种。

进一步地，上述纳米线背栅的高度在5～100nm之间，上述背栅的宽度在5～500nm之间。

进一步地，上述背栅的横截面为圆形、正方向或三角形。

进一步地，上述二维半导体材料层的材料选自mos2、石墨烯、硅烯或锗烯。

进一步地，上述二维半导体材料层的厚度在0.5～10nm之间。

根据本申请的另一方面，提供了一种半导体器件的制作方法，该制作方法包括：在衬底的部分表面上设置背栅；在上述背栅的裸露表面上设置栅介质层；在上述栅介质层的远离上述背栅的表面设置二维半导体材料层；在上述二维半导体材料层的远离上述栅介质层的表面上且上述背栅的两侧分别设置一个电极。

进一步地，在上述衬底的部分表面上设置上述背栅的过程包括：在上述衬底的表面上设置背栅材料层；刻蚀上述背栅材料层以及上述衬底，使得上述衬底形成包括第一部分与突出于上述第一部分的第二部分的结构，刻蚀后的上述背栅材料层形成第一预结构，上述第一预结构与上述衬底交界处的侧壁上均具有凹陷；对上述第一预结构以及上述衬底的表面进行处理，使得上述第一预结构的表层形成背栅隔离表层，上述衬底的表层形成衬底隔离表层；去除上述第一预结构的除第一背栅隔离表层以外的上述背栅隔离表层，使得上述第一预结构形成包括上述第一背栅隔离表层与上述背栅的结构，上述第一背栅隔离表层为与上述衬底连接处的上述背栅隔离表层。

进一步地，采用氧化法、硫化法或氮化法对对上述第一预结构以及上述衬底的表层进行处理，形成上述背栅隔离表层与上述衬底隔离表层。

进一步地，在上述衬底的表面上设置上述背栅的过程包括：在上述衬底的表面上设置牺牲层；在上述牺牲层的远离上述衬底的表面上设置背栅材料层；刻蚀上述牺牲层与上述背栅材料层，在上述衬底上形成第二预结构；刻蚀去除上述第二预结构中的上述牺牲层，在上述衬底的部分表面上形成上述背栅。

进一步地，上述牺牲层的材料选自gesi、ge、sio2、gaas、ingaas、inp和gan中的一种或多种。

进一步地，在设置上述背栅之后且在设置上述栅介质层之前，上述制作方法还包括：在上述衬底隔离表层的部分表面上设置隔离层，且上述隔离层的远离上述第一部分的表面与上述第一背栅隔离表层的远离上述第一部分的一侧表面在第二平面上，上述栅介质层设置在上述第二平面上。

进一步地，在设置上述背栅之后且在设置上述栅介质层之前，上述制作方法还包括：在上述衬底的表面上设置隔离层，上述背栅设置在上述隔离层的远离上述衬底的表面上，上述栅介质层还设置在裸露的上述隔离层的表面上。

进一步地，上述背栅的横截面为圆形、正方向或三角形。

进一步地，上述背栅为纳米线背栅。

应用本申请的技术方案，该半导体器件在衬底的表面上设置有背栅，在背栅施加不同的偏压，通过栅介质层的电场，感应不同载流子(电子和空穴等)，使得二维半导体材料能带弯曲。在源漏区施加合适大小的偏压，使得导电沟道导通或夹断，进而实现器件的开与关，进而实现背栅独立控制该器件的开关，满足了大规模集成电路设计的基本需求。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了根据本申请的一种典型实施方式提供的半导体器件的结构示意图；

图2示出了本申请的一种实施例提供的半导体器件的结构示意图；

图3示出了本申请的另一种实施例提供的半导体器件的结构示意图；

图4至图10示出本申请的实施例1的半导体器件的形成过程中的结构示意图；以及

图11至图15示出本申请的实施例2的半导体器件的形成过程中的结构示意图。

其中，上述附图包括以下附图标记：

1、衬底；2、隔离层；3、背栅；4、栅介质层；5、二维半导体材料层；6、电极；11、衬底隔离表层；12、背栅隔离表层；13、牺牲层；30、背栅材料层；31、第一预结构；32、第二预结构；120、第一背栅隔离表层。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

正如背景技术所介绍的，现有技术中的无法单独控制某个二维半导体材料形成的半导体器件的开关，为了解决如上的技术问题，本申请提出了一种半导体器件及其制作方法。

本申请的一种典型的实施方式中，提供了一种半导体器件，如图1至图3所示，该器件包括衬底1、背栅3、栅介质层4、二维半导体材料层5与两个电极6，其中，背栅3设置在上述衬底1的部分表面上；栅介质层4设置在上述背栅3的裸露表面上，用来隔离背栅3与二维半导体材料层5；二维半导体材料层5设置在上述栅介质层4的远离上述背栅3的表面上；两个电极6设置在二维半导体材料层5的远离上述栅介质层4表面上，且分别设置在上述背栅3两侧，且这两个电极6一个是源极，一个是漏极。

上述的半导体器件中，在衬底的表面上设置有背栅，该半导体器件在衬底的表面上设置有背栅，在背栅施加不同的偏压，通过栅介质层的电场，感应不同载流子(电子和空穴等)，使得二维半导体材料能带弯曲。在源漏区施加合适大小的偏压，就可以实现器件的开和关，进而实现背栅独立控制该器件的开关，满足了大规模集成电路设计的基本需求。

本申请的一种实施例中，上述半导体器件还包括隔离层2，如图2所示，隔离层2设置在上述衬底1的表面上，上述背栅3设置在上述隔离层2的远离上述衬底1的一侧，上述栅介质层4不仅设置在背栅3的裸露表面上，还设置在上述隔离层2的裸露表面上。隔离层设置的目的是减小器件的漏电流和抑制寄生器件的产生。

本申请的另一种实施例中，如图3所示，上述衬底1包括第一部分与第二部分，上述第二部分突出于上述第一部分；上述隔离层2设置在部分上述第二部分的表面上以及上述第二部分两侧的上述第一部分的表面上，上述隔离层2的远离上述第一部分的表面与上述第二部分的远离上述第一部分的表面在同一平面，该平面为第一平面，上述栅介质层4设置在上述第一平面上，即上述栅介质层4不仅设置在背栅3的裸露表面上，还设置在隔离层2的裸露表面上以及第二部分的裸露表面上。

本申请的再一种实施例中，如图10所示，上述衬底1包括第一部分与第二部分，上述第二部分突出于上述第一部分，上述第二部分的表层(除与第一部分接触面之外的表层)以及上述第二部分两侧的上述第一部分的表层为衬底隔离表层，上述半导体器件还包括第一背栅隔离表层，上述第一背栅隔离表层设置在上述第二部分对应的上述衬底隔离表层上，且上述第一背栅隔离表层包裹支撑上述背栅靠近上述衬底的结构，上述隔离层设置在上述衬底隔离表层的部分表面上，即设置在衬底隔离表层的除了与第一背栅隔离表层接触的表面之外的表面上，上述第一背栅隔离表层远离上述衬底的一侧表面与上述隔离层的远离上述第一部分的表面均位于同一个平面上，该平面称为第二平面，上述栅介质层4设置在上述第二平面上。

本申请中的隔离层的材料可以是现有半导体技术中任何用于隔离的材料，本领域技术人员可以根据实际情况选择合适的材料。

为了进一步确保隔离层的隔离效果，本申请的一种实施例中，上述隔离层的材料选自sio2和/或si3n4。

本申请中的背栅的宽度可以与mos器件中的常规顶栅宽度相近，为了使得该半导体器件满足集成电路中小尺寸、高集成度的需求，本申请的一种实施例中，上述背栅为纳米线背栅。

为了简化该半导体器件的工艺，本申请的一种实施例中，上述的纳米线背栅的材料选自硅、硅化物或金属。

但是本申请的纳米线背栅的材料并不限于上述的材料，纳米线背栅的材料可以是任何的导体与半导体材料，本领域技术人员可以根据实际情况选择合适的材料。

为了保证该纳米线背栅可以更好地控制该器件的开关且同时保证工艺上的可靠性，本申请的一种实施例中，上述纳米线背栅的高度在5～100nm之间，上述背栅3的宽度在5～500nm之间。

本申请的纳米线背栅的横截面的形状可以圆形、正方向或三角形。但并不限于这三种形状，纳米线背栅的横截面的形状有时候还与其制作工艺相关，比如图10所示纳米线背栅，其形状是不规则的，由两个曲线段与两个直线段形成。

本申请的栅介质层的材料可以包括二氧化硅、氮氧化硅和/或高k材料，本领域技术人员可以根据实际情况选择合适的材料。

为了使得栅介质层的材料具有更高的介电常数，进而更好地隔离背栅与二维半导体材料层，本申请的一种实施例中，上述栅介质层的材料包括高k材料，上述高k材料选自hfo2、hfsio、hfsion、hftao、hftio、hfzro、al2o3、la2o3、zro2与laalo中的一种或多种。

本申请的一种实施例中，上述二维半导体材料层5的材料选自mos2、石墨烯、硅烯或锗烯。这样可以进一步保证载流子具有较高的迁移率，进而使得器件具有较高的响应速度。

为了进一步保证该半导体器件的具有良好的开关特性，本申请的一种实例中，上述二维半导体材料层5的厚度在0.5～10nm之间。

本申请的一种实施例中，上述衬底可以为si衬底、ge衬底、蓝宝石衬底、碳化硅衬底、氮化镓衬底、砷化镓衬底、氧化锌衬底、金刚石、氮化铝衬底、金属或类金属衬底等，本领域技术人员可以根据实际情况选择的合适材料的衬底。

本申请的另一种典型的实施方式中，提供了一种半导体器件的制作方法，该方法包括：在衬底1的部分表面上设置背栅3；在上述背栅3的裸露表面上设置栅介质层4；在上述栅介质层4的远离上述背栅3的表面设置二维半导体材料层5；在上述二维半导体材料层5的远离上述栅介质层4的表面上且上述背栅3的两侧分别设置一个电极6。形成图1、图2、图3、图10或图15所示的半导体器件。

采用上述方法形成的半导体器件中，在衬底的表面上设置有背栅，该背栅可以独立控制该器件的开关，满足了大规模集成电路设计的基本需求。

具体地，当上述背栅为常规宽度的背栅时，其形成的过程可以与现有技术中的相同，即现在衬底上沉积一个背栅材料层，然后，通过刻蚀(湿法和/或干法)形成图15所示的背栅。

当上述背栅为纳米线背栅时，其形成过程可以是：在上述衬底1的表面上设置背栅材料层30；刻蚀上述背栅材料层30以及上述衬底1，使得上述衬底1形成如图4所示的包括第一部分与突出于上述第一部分的第二部分的结构，刻蚀后的上述背栅材料层30形成图4所示的第一预结构31，上述第一预结构31与上述衬底1交界处的两个侧壁上均具有凹陷；对上述第一预结构31以及上述衬底1的表面进行处理，使得上述第一预结构31的裸露表层形成背栅隔离表层12，上述衬底1的裸露表层形成衬底隔离表层11，如图5所示；并且，去除上述第一预结构31的除第一背栅隔离表层120以外的背栅隔离表层12，如图6所示，使得上述第一预结构31形成包括第一背栅隔离表层120与上述背栅3的结构，上述第一背栅隔离表层120为与上述衬底1连接处的背栅隔离表层12，上述过程中只去除上述第一预结构31的部分背栅隔离表层12，剩下的上述第一预结构31的第一背栅隔离表层120用来支撑背栅3。

上述形成的背栅隔离表层与衬底隔离表层的作用主要包括两个方面，一个方面是为了较好地隔离衬底与纳米线背栅，进而进一步减小漏电流；另一方面是形成的衬底隔离表层后续还可以支撑纳米线背栅，进而进一步保证整个器件结构的稳定性。

另外，上述形成“背栅隔离表层12与衬底隔离表层11”的方法可以是现有技术中任何可以实现的方法，本领域技术人员可以根据实际情况选择合适的方法形成“背栅隔离表层与衬底隔离表层”。

本申请的一种实施例中，上述形成“背栅隔离表层与衬底隔离表层”的方法可以选择氧化、硫化或氮化法，这三种工艺更成熟、稳定且更易操作，可以进一步形成性能较好的背栅隔离表层衬底隔离表层。其中氧化法包括干氧氧化、水汽氧化或湿氧氧化。

为了减小器件的漏电流和隔离寄生器件的发生，本申请的制作方法中还包括隔离层的设置过程。当纳米线背栅采用上段的工艺形成时，隔离层的过程可以为：在衬底隔离表层11的部分表面上设置上述隔离层2，如图7所示，上述隔离层2的远离上述第一部分的表面与上述第一背栅隔离表层120的远离上述第一部分的一侧表面在同一个平面上，该平面称为第二平面上，上述栅介质层4设置在上述第二平面上。

本申请的另一种纳米线背栅的形成过程为：在上述衬底1的表面上设置牺牲层13；在上述牺牲层13的远离上述衬底1的表面上设置背栅材料层30，形成图11所示的结构；刻蚀上述牺牲层13与背栅材料层30，在上述衬底1上形成图12所示的第二预结构32；刻蚀去除上述第二预结构32中的上述牺牲层13，在上述衬底1的部分表面上形成上述背栅3，如图13所示，该结构中的背栅3通过支撑结构固定，该支撑结构的具体设置方式可以采用现有技术中的任何一种可行的方式实施，例如可以采用图形化工艺形成，其位置额可以是现有技术中的任何一种可行的位置，例如在纳米线背栅的两侧。

上述的刻蚀去除牺牲层的方法包括湿法腐蚀或干法刻蚀，这两种刻蚀方法均可以在常压环境下进行，也可以在减压环境下进行。其中，湿法腐蚀液可以采用氢氟酸、双氧水和醋酸的混合溶液；干法刻蚀可以用cf4气体刻蚀。本领域技术人员可以根据实际情况选择合适的刻蚀方法以及刻蚀条件。

上述牺牲层的材料选自gesi、ge、sio2、gaas、ingaas、inp和gan中的一种或多种。但是并不限于上述的材料，只要是与背栅材料层的材料具有高选择比的材料均可以。

在采用上段的方法形成纳米线背栅后，上述制作方法还包括隔离层的设置过程，具体地，该过程包括在上述衬底1的表面上设置隔离层2，如图14所示，上述背栅置在上述隔离层2的远离上述衬底1的表面上，上述栅介质层4还设置在裸露的上述隔离层2的表面上。

当然，上段提及的隔离层的设置过程也可以应用在本申请的其他半导体器件的制作过程中，例如，上述提到的包括常规尺寸背栅的半导体器件的制作过程中。

上述两种包括纳米线背栅的半导体器件的制作过程在制作完纳米线背栅以及隔离层(可选)后，还包括设置栅介质层、二维半导体材料层以及两个电极的过程，具体的设置过程可以参见图8至图10以及图15。

本申请的纳米线背栅的制作方法并不限于上述的方法，还可以是现有技术中的其他方法，本领域技术人员可以根据实际情况选择合适的方法。

上述栅介质层的设置可以采用本领域中的常规方法，比如各种沉积法：cvd、pvd、mocvd、ald或pld。本领域技术人员可以根据实际情况选择合适的方法形成栅介质层。

上述二维半导体材料层的设置可以采用本领域中的常规方法，可以利用cvd、热分解法、微机械剥离法，以及他们的键合转移法或其他合适的方法来形成单层或多层的二维半导体材料层。

本申请中的电极的可以现有技术中的方法形成，例如：先蒸镀一个电极层，然后再刻蚀，形成两个电极。本申请的一种优选的方法是采用剥离法形成电极，该方法首先在二维半导体材料层的表面上形成一个具有电极图形的光刻胶层，然后再通过热蒸发工艺形成电极，最后，采用丙酮浸泡法去除光刻胶。

上述制作方法制作得到的半导体器件中的背栅3的横截面可以为圆形、正方向或三角形，也可以是其他形状，例如上述提到的曲线段与直线段形成多边形，此处就不再赘述了。

为了使得该半导体器件满足集成电路中小尺寸、高集成度的需求，本申请的一种实施例中，上述背栅为纳米线背栅。

为了使得本领域技术人员能够更加了解本申请的上述技术方案，以下将结合具体的实施例说明本申请的技术方案。

实施例1

半导体器件的具体行程过程可以参见图4至图10。具体地，形成过程包括：

第一，在衬底1的部分表面上设置纳米线背栅。

提供一个衬底，该衬底为硅衬底，在衬底1的表面上沉积硅形成背栅材料层30；刻蚀背栅材料层30以及衬底1，使得衬底1形成如图4所示的包括第一部分与突出于第一部分的第二部分的结构，刻蚀后的背栅材料层30形成图4所示的第一预结构31，第一预结构31与衬底1交界处的两个侧壁上均具有凹陷；采用湿氧氧化法氧化第一预结构31以及衬底1，使得二者表层形成致密的氧化硅表层，即形成图5所示的衬底隔离表层11与背栅隔离表层12；并且，去除第一预结构31的除衬底1连接处的背栅隔离表层12以外的背栅隔离表层12，如图6所示，使得第一预结构31形成包括第一背栅隔离表层120与背栅3的结构，第一背栅隔离表层120为与衬底1连接处的背栅隔离表层12。过程中只去除部分背栅隔离表层，剩下的第一预结构31的第一背栅隔离表层用来支撑背栅3。

第二，设置隔离层。

在部分的衬底隔离表层11上沉积隔离层2，如图7所示，且隔离层2的远离第一部分的表面与第一背栅隔离表层120的远离第一部分的一侧表面在同一平面，该表面称为第二平面。

第三，设置栅介质层4。

在第二平面沉积栅介质层4，形成图8所示的结构。

第四，设置二维半导体材料层5。

在栅介质层4的远离背栅3的一侧沉积二维半导体材料层5，形成图9所示的结构。

第五，设置两个电极6。

在二维半导体材料层的远离栅介质层的表面上，且在背栅的两侧分别设置一个电极，形成图10所示的结构。

实施例2

半导体器件的具体行程过程可以参见图11至图15。具体地，形成过程包括：

第一，在衬底1的部分表面上设置纳米线背栅。

提供一个衬底1，该衬底1为硅衬底，在衬底1的表面上沉积gesi形成牺牲层13；在牺牲层13的远离衬底1的表面上沉积硅形成背栅材料层30，如图11所示；采用干刻法刻蚀牺牲层13与背栅材料层30，在衬底1上形成图12所示的第二预结构32，实际上，在刻蚀形成背栅的过程中，同时形成了用于支撑背栅的支撑结构，该支撑结构位于背栅的两侧且与背栅连接，图12中未示出，该支撑结构包括背栅材料层与其下方的牺牲层；采用氢氟酸、双氧水和醋酸的混合溶液湿法刻蚀去除第二预结构32中的牺牲层13，在衬底1的部分表面上形成背栅3，如图13所示，并且，在去除第二预结构32中的牺牲层13的同时，支撑结构下方的牺牲层13也会被刻蚀掉一部分，但是这部分比较少，不影响支撑结构的稳定性。

第二，设置隔离层。

在衬底1的表面上设置隔离层2，如图14所示，背栅3设置在隔离层2的远离衬底1的表面上，栅介质层4还设置在裸露的隔离层2的表面上。

第三，依次设置栅介质层4、二维半导体材料层5与两个电极6。

在裸露的隔离层2的表面上以及裸露的第二部分的表面上沉积栅介质层4；然后，在栅介质层4的远离背栅3的一侧沉积二维半导体材料层5；在二维半导体材料层5的远离栅介质层4的表面上，且在背栅的两侧分别设置一个电极6，形成图15所示的结构。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、本申请的半导体器件中，在衬底的表面上设置有背栅，该半导体器件在衬底的表面上设置有背栅，在背栅施加不同的偏压，通过栅介质层的电场，感应不同载流子(电子和空穴等)，使得二维半导体材料能带弯曲。在源漏区施加合适大小的偏压，就可以实现器件的开和关,进而实现背栅独立控制该器件的开关，满足了大规模集成电路设计的基本需求。

2)、本申请的制作方法形成的半导体器件中，在衬底的表面上设置有背栅，该背栅可以独立控制该器件的开关，满足了大规模集成电路设计的基本需求。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。