FinFET及其形成方法与流程
本发明实施例涉及finfet及其形成方法。
背景技术：
随着半导体工业已步入纳米技术工艺节点，以追求更高的器件密度、更高的性能以及更低的成本，来自制造和设计问题的挑战已经带来了三维设计的发展，例如鳍场效应晶体管(finfet)。典型的finfet是利用从衬底延伸的薄垂直“鳍”(或者鳍结构)来制造的，例如，通过蚀刻掉衬底的部分硅层形成薄垂直“鳍”。finfet的沟道形成于该垂直鳍中。栅极被提供于鳍的上方(例如，包裹)。栅极于沟道的两侧上允许了栅极从两侧控制沟道。然而，在半导体制造中执行这种特征和工艺还存在挑战。
技术实现要素：
根据本发明的一些实施例，提供了一种半导体结构，包括：第一鳍，位于衬底的上方；第二鳍，位于所述衬底的上方，所述第二鳍邻近所述第一鳍；隔离区，环绕所述第一鳍和所述第二鳍，所述隔离区的第一部分位于所述第一鳍和所述第二鳍之间；栅极结构，沿着所述第一鳍和所述第二鳍的侧壁并且位于所述第一鳍和所述第二鳍的上表面的上方，所述栅极结构限定了所述第一鳍和所述第二鳍中的沟道区；栅极密封间隔件，位于所述栅极结构的侧壁上，所述栅极密封间隔件的第一部分位于所述第一鳍和所述第二鳍之间的所述隔离区的第一部分上；以及源极/漏极区，位于所述第一鳍和所述第二鳍上并且邻近所述栅极结构。
根据本发明的另一些实施例，还提供了一种制造半导体结构的方法，包括：在衬底上形成鳍；形成环绕所述鳍的隔离区，所述隔离区的第一部分位于相邻的鳍之间；在所述鳍的上方形成栅极结构；在所述栅极结构的侧壁上形成栅极密封间隔件，所述栅极密封间隔件的第一部分位于相邻鳍之间的所述隔离区的所述第一部分上；以及在所述栅极结构的相对两侧上形成源极/漏极区，至少一个所述源极/漏极区从所述栅极密封间隔件的第一部分的上方延伸。
根据本发明的又一些实施例，还提供了一种制造半导体结构的方法，包括：在衬底上方形成第一鳍和第二鳍，所述第二鳍邻近所述第一鳍；沉积环绕所述第一鳍和所述第二鳍的隔离材料，所述隔离材料的第一部分位于所述第一鳍和所述第二鳍之间，所述第一鳍和所述第二鳍的上部延伸在所述隔离材料的顶面之上；沿着所述第一鳍和所述第二鳍的侧壁并且在所述第一鳍和所述第二鳍的上表面的上方形成栅极结构，所述栅极结构限定所述第一鳍和所述第二鳍中的沟道区；在所述栅极结构的侧壁上沉积栅极密封间隔件，所述栅极密封间隔件的第一部分位于所述第一鳍和所述第二鳍之间的所述隔离区的第一部分上；凹进位于所述栅极结构的外侧的所述第一鳍和所述第二鳍以在所述第一鳍中形成第一凹槽和在所述第二鳍中形成第二凹槽；以及在所述第一鳍的第一凹槽和所述第二鳍的第二凹槽中外延生长第一源极/漏极区，所述栅极密封间隔件的第一部分插入在所述隔离材料的第一部分和所述第一源极/漏极区之间。
附图说明
结合附图阅读以下详细说明，可更好地理解本发明的各方面。应注意到，根据本行业中的标准惯例，各种部件未按比例绘制。实际上，为论述清楚，各部件的尺寸可任意增加或减少。
图1是鳍式场效晶体管(finfet)的实例的三维视图。
图2至6、7a-7c、8a-8c、9a-9c和10至14是根据一些实施例制造finfet的中间阶段的三维和截面图。
图15和16示出了根据一些实施例的加工后栅极结构的中间阶段的截面图。
具体实施方式
以下公开提供了许多不同的实施例或示例，用于实现本发明的不同特征。下文描述了组件和布置的具体实例，以简化本发明。当然，这些仅仅是示例，并非旨在限制本发明。例如，在随后的说明中，形成于第二部件上或者上方的第一部件可包含其中所述第一和第二部件形成为直接接触的实施例，也同样可能包含其中形成于第一和第二部件之间另一部件的实施例，这样第一和第二部件可不进行直接接触。此外，本发明可能会在各种实例中重复参考数字和/或字母。此重复是为了简化和清楚的目的，且本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文使用空间相对术语，例如“低于”、“下面”、“下方”、“在…之上”、“上部”等来描述如图中所示的一个元件或部件与另一元件或部件的关系。空间相对术语用以包含除了附图所示的方向之外在使用或操作中的器件的不同方向。该装置可调整为其他方向(旋转90度或者面向其他方向)，而其中所使用的空间相关叙词可做相应解释。
根据不同的实施例提供鳍式场效晶体管(finfet)及其制造方法。示出了形成finfet的中间阶段。本文讨论的一些实施例是在使用先栅极工艺形成的finfet的上下文中进行讨论。在其他实施例中，后栅极工艺(有时指的是替换栅极工艺)可被使用。也会进行讨论实施例的一些变形方案。一位普通技术人员将会容易理解可能作出的其他修改预期在其他实施例的范围内。尽管方法实施例是在以特定的顺序论述的，各种其他方法实施例可以任何逻辑顺序实施并且可以包括本文讨论的更少或者更多的步骤。
在解决具体示出的实施例之前，目前公开的实施例的特定的有利特征和方面通常将被解决。通常而言，本发明是半导体器件及其形成方法来提供简单和成本效益高的工艺流程以实现finfet中具有更少缺陷(例如，位错)的外延源极/漏极，至少靠近finfet的沟道区，以便设备改进。此外，简单和成本效益高的工艺流程可通过减少相邻鳍之间的泄漏以实现相邻鳍间更好的隔离以及也可降低至源极/漏极区的接触电阻。特别是，例如那些以下公开的实施例包含了工艺流程和结构，其使用外延生长的源极/漏极区和隔离区的一些隔离材料(例如，浅沟槽隔离(sti)区)以及源极/漏极区中的相邻鳍间的剩余的一些侧壁间隔件材料。剩余的隔离材料和间隔件材料抑制了位错的产生，因为其减少了相邻鳍之间的外延体积的数量。此外，剩余的隔离材料和间隔件材料可降低外延源极/漏极结构之间的电容。降低的电容可允许器件的更好的交流电(ac)性能。此外，外延源极/漏极结构的上表面可具有非平坦(例如，起伏的和/或波状的)的顶面，其可为上面的接触件增加接触表面面积。增加的接触表面面积可降低至源极/漏极区的接触电阻。
图1以三维视图示出了finfet30的一个示例。finfet30包含衬底32上的鳍36。衬底32包含隔离区34，鳍36从邻近隔离区34之间突出于其上方。栅极电介质38沿着鳍36的侧壁并且位于鳍36的顶面的上方，以及栅电极40位于栅极电介质38的上方。源极/漏极区42和44设置在鳍36相对于栅极电介质38和栅电极40的相对两侧上。图1还示出了在后续附图中使用的参考截面。截面b-b穿过finfet30的沟道、栅极电介质38和栅电极40。截面c-c平行于截面b-b并且穿过源极/漏极区42。截面a-a垂直于截面b-b并且沿着鳍36的纵轴，并且在例如源极/漏极区42和44之间的电流方向。为了清楚起见，随后的图涉及到这些参考截面。
图2至6、7a-7c、8a-8c、9a-9c和10至14是根据一些实施例制造finfet的中间阶段的三维和截面图。图2至6、7a-7c、8a-8c、9a-9c和10至16示出了相似于图1中的finfet30的finfet，除了多个鳍之外。图2至6示出了截面b-b。在图7a至9c中，以“a”标号结尾的图为三维视图，以“b”标号结尾的图示出了截面b-b，以及以“c”标号结尾的图示出了截面c-c。图10和图12-14示了截面c-c以及图11示出了截面a-a。
图2示出了衬底50。衬底50可以是半导体衬底，比如块体半导体、绝缘体上半导体(soi)衬底等，其可是掺杂的(例如，掺杂有p型或者n型的掺杂剂)或者未掺杂的。衬底50可以是晶圆，比如硅晶圆。一般来说，soi衬底包含在绝缘体层上形成的半导体材料层。绝缘体层可以是，例如，埋氧(box)层、氧化硅层等。绝缘体层被提供在衬底上，通常是硅衬底或者玻璃衬底。其他衬底，例如多层衬底或者梯度衬底也可被使用。在一些实施例中，衬底50的半导体材料可包含硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp的合金半导体；或者其组合。
衬底50可包含集成电路器件(没有显示)。作为本领域的一位普通技术人员将认识到，多种集成电路器件，例如晶体管、二极管、电容器、电阻器等、或者其组合可形成于衬底50中和/或上以产生用于finfet的设计的结构性和功能性需求。集成电路器件可使用任何合适的方法形成。
图3示出了位于衬底50上方的掩模层56的形成和图案化以及使用掩模层52图案化衬底50以形成半导体带60。在一些实施例中，掩模层52是硬掩模并且在下文中可以被称为硬掩模52。硬掩模52可以由氮化硅、氮氧化硅、碳化硅、碳氮化硅等、或其组合形成。
在一些实施例中，半导体带60可通过在衬底50中蚀刻沟槽形成。蚀刻可是任何可接受的蚀刻工艺，例如反应离子蚀刻(rie)，中性束蚀刻(nbe)等，或者是它们之间的组合。蚀刻可是各向异性的。
图4示出了在相邻的半导体带60之间形成绝缘材料以形成隔离区62。绝缘材料可是氧化物，例如氧化硅、氮化物等、或者其组合，以及可通过高密度等离子体化学汽相沉积(hdp-cvd)、可流动化学汽相沉积(fcvd)(例如，将cvd基材料沉积于远程等离子体系统中和后固化以使它转换成另一种材料，例如氧化物)等，或者其组合形成。其他通过任何可接受工艺形成的绝缘材料也可使用。在示例性实施例中，绝缘材料是通过fcvd工艺形成的氧化硅。一旦形成绝缘材料，可执行退火工艺。还是在图4中，平坦化工艺，例如化学机械抛光(cmp)，可去除任何多余的绝缘材料(以及，如果存在，硬掩模56)并且形成共面的隔离区62的顶面以及半导体带60的顶面。
图5示出了凹进隔离区62，以形成浅沟槽隔离(sti)区62。隔离区62被凹进，如此使得半导体带60的上部从相邻的隔离区62之间突出和形成半导体鳍64。隔离区62的顶面可具有如图所示的平坦表面、凸面、凹面(例如碟形的)，或者其组合。隔离区62的顶面通过合适的蚀刻可形成平面、凸面和/或凹面。隔离区62可以使用可接受的蚀刻工艺(例如对于隔离区62的材料具有选择性)凹进。例如，使用
图2至5示出了形成鳍64的实施例，但是可以以多种不同的工艺形成鳍中。在一示例中，可通过在衬底中蚀刻沟槽以形成半导体带来形成鳍；沟槽可使用介电层填充；以及介电层可被凹进，从而使得半导体带从介电层中突出以形成鳍。在另一示例中，介电层可以形成于衬底的顶面的上方；沟槽可以穿过介电层被蚀刻；同质外延结构可以在沟槽中外延生长；以及介电层可以被凹进以便同质外延结构从介电层突出以形成鳍。还是在另一示例中，异质外延结构可以为鳍使用。例如，半导体带可被凹进，以及不同于半导体带的材料可外延生长于其位置。还是在另一示例中，介电层可以形成于衬底的顶面的上方；沟槽可以穿过介电层被蚀刻；异质外延结构可使用不同于衬底的材料在沟槽中外延生长；以及介电层可以被凹进以便异质外延结构从介电层突出以形成鳍。在一些实施例中，其中同质外延或者异质外延结构外延生长，生长材料可在生长过程中原位掺杂，这可消除之前和之后的注入，但是原位掺杂和注入掺杂可一起使用。更进一步，这可对于在nmos区域外延生长一种材料不同于其在pmos区域中的材料是有利的。在不同的实施例中，鳍可包含硅锗(sixge1-x，其中x可以在大约0到100之间)、碳化硅、纯锗或者基本上纯锗、iii-v族化合物半导体、ii-vi族化合物半导体等。例如，可用于形成iii-v族化合物半导体的材料包括但不仅限于inas、alas、gaas、inp、gan、ingaas、inalas、gasb、alsb、alp、gap等。
图6示出了位于半导体鳍64上方的栅极结构的形成。介电层(没有显示)形成于半导体鳍64和隔离区62上。介电层可是，例如，氧化硅、氮化硅、它们的多层等，以及可根据可接受的技术进行沉积或者热生长。在一些实施例中，介电层可以是高k介电材料，以及在这些实施例中，介电层可具有大于约7.0的k值并且可包含hf、al、zr、la、mg、ba、ti、pb、它们的多层以及它们的组合的金属氧化物或者硅酸盐。介电层的形成方法可包含分子束沉积(mbd)、原子层沉积(ald)、等离子体增强cvd(pecvd)等。
栅极层(没有显示)形成于介电层的上方，以及掩模层(没有显示)形成于栅极层的上方。栅极层可沉积于介电层的上方并且被平坦化，例如通过cmp。掩模层可沉积于栅极层的上方。栅极层可由，例如，多晶硅形成，但是其他材料也可被使用。在一些实施例中，栅极层可包含例如tin、tan、tac、co、ru、al、它们的组合、或者它们的多层的含金属材料。掩模层可由，例如，氮化硅等形成。
形成该层之后，掩模层可使用可接受的光刻以及蚀刻技术被图案化以形成掩模70。然后掩模70的图案可通过可接受的蚀刻技术被转印至栅极层和介电层以形成栅极68和栅极电介质66。栅极68和栅极电介质66覆盖半导体鳍64的相应的沟道区。栅极68也可具有纵向大致垂直于相应的半导体鳍64的纵向。
图7a、7b和7c示出了在隔离区62、半导体鳍64、栅极68和掩模70的暴露表面上的栅极密封间隔件72的形成。热氧化或者沉积工艺可形成栅极密封间隔件72。在一些实施例中，栅极密封间隔件72可由氮化物形成，氮化物诸如氮化硅、氮氧化硅、碳化硅、碳氮化硅等、或其组合。
图8a、8b和8c示出了去除栅极密封间隔件的位于栅极结构的侧壁外侧的部分。在一些实施例中，各向异性蚀刻工艺，例如干蚀刻工艺，可被用于去除栅极密封间隔件72的位于栅极结构的侧壁外侧的部分。在一些实施例中，蚀刻工艺之后，栅极密封间隔件72的一些部分保持在相邻半导体鳍64(请参阅图8c、9c、10和12-14)之间的隔离区62上。一些栅极密封间隔件材料72保持在隔离区62上的原因可能至少部分由于栅极密封间隔件材料72相比于形成于半导体鳍64(请参阅图7c)的顶面，其在隔离区62上形成的更厚。
进一步在图8a、8b、8c和图9a、9b和9c中，栅极结构外侧的鳍64被去除。栅极结构在去除鳍64的过程中可被用作掩模。在一些实施例中，栅极结构外侧的鳍64的去除是多步骤去除工艺。在实施例中，多步骤去除工艺包含第一干蚀刻工艺和第二湿蚀刻工艺。如图8a、8b和8c所示，第一干蚀刻工艺去除位于栅极结构外侧的鳍64的上部，同时保持栅极密封间隔件材料72’于相邻鳍64之间的隔离区上。第二湿蚀刻工艺选择性地蚀刻鳍64的剩余部分以及，在一些实施例中，蚀刻至隔离区62的上表面下方的半导体带60内以在半导体鳍64和/或隔离区62中形成凹槽76。
第一步骤干蚀刻工艺可是任何可接受的蚀刻工艺，例如rie、nbe等、或者其组合。在实施例中，第一步骤干蚀刻工艺是具有低轰击的等离子体干蚀刻工艺，从而使得栅极密封间隔件材料72’被保留在相邻半导体鳍之间隔离区62上。蚀刻可是各向异性。在一些实施例中，第一步骤干蚀刻工艺在大于或者等于约100毫托(mtorr)的压力的环境中具有小于或者等于约50伏特的偏置电压。等离子体可通过任何产生等离子体的合适的方法被产生，例如变压器耦合等离子体发生器、电感耦合等离子体系统、磁增强反应离子蚀刻、电子回旋共振、远程等离子体发生器等。
如图9a、9b和9c所示，第一干蚀刻工艺后，第二湿蚀刻工艺进一步去除剩余隔离区62和剩余栅极密封间隔件材料72’之间的鳍64/60以形成凹槽76。在一些实施例中，凹槽76具有在隔离区62的顶面下延伸的表面。第二湿蚀刻工艺可是任何可接受的蚀刻工艺，例如四甲基氢氧化铵(tmah)、氢氧化铵(nh4oh)、能够蚀刻鳍64/60的湿蚀刻剂，该湿蚀刻剂在鳍64/60材料以及隔离区62和栅极间隔件材料72的材料之间具有良好的蚀刻选择性。蚀刻可是各向同性。在一些实施例中，在干和湿蚀刻工艺均被执行之后，由于蚀刻工艺，剩余的栅极密封间隔件材料72’可具有圆形的顶面(请参阅图9c)。在一些实施例中，半导体带60的顶面被暴露为凹槽76的至少部分底面。
图10示出了源极/漏极区80的形成。通过在凹槽中外延生长材料在凹槽76中形成源极/漏极区80，例如通过金属有机cvd(mocvd)、分子束外延(mbe)、液相外延(lpe)、汽相外延(vpe)、选择性外延生长(seg)等、或其组合。如图10所示，由于相邻鳍64/60之间的剩余隔离区材料62和剩余栅极密封间隔件材料72'的阻挡，源极/漏极区80首先在凹槽76(图10中的部分b)中垂直生长，于此同时，源极/漏极区80不水平生长。凹槽76被完全填充之后，源极/漏极区80均垂直和水平生长以形成小斜面(图10中的部分a)。如图10所示，由于蚀刻步骤和/或来自外延的源极/漏极区80的生长的力量，剩余栅极密封间隔件材料72'可具有圆形顶面和非平坦侧壁(即，波状或者起伏的侧壁)。
在图10中，具有部分a和b的双层状外延源极/漏极结构80被示出。外延结构之间的结构(有时被称为中间外延结构)，包含剩余隔离区材料62和剩余栅极密封间隔件材料72'，并且也可被称为中间外延双层结构。在一些实施例中，剩余栅极间隔件材料72'在相邻鳍64/60上的源极/漏极区80的a部分之间延伸并且接触相邻鳍64/60上的源极/漏极区80的a部分。中间外延双层结构包含位于隔离区材料62的第二层(l2)上方的栅极密封间隔件材料72'的第一层(l1)。在一些实施例中，l1具有在范围为约9nm到约15nm的高度。l1的高度将会有助于控制源极/漏极区80的外延体积，并且这会直接影响器件的wat性能。在一些实施例中，l2具有在范围为约14nm到约20nm的高度。l2的高度将会有助于确定相邻鳍之间的电隔离并且也将会有助于控制源极/漏极80的外延体积。在一些实施例中，中间外延双层结构的宽度(w1)的范围为约17nm至约23nm。中间外延双层结构的宽度w1越大，中间外延双层结构应用至源极/漏极80的外延体积的压力就会越大，其会降低wat性能，尤其是其可降低(isat/ion)性能。
如图10所示，相邻鳍64/60的源极/漏极区80合并以形成连续外延源极/漏极区80。在一些实施例中，相邻鳍64/60的源极/漏极区80不会合并在一起并且会保持为单独的源极/漏极区80。在一些其中产生的finfet为n型finfet的示例性实施例中，源极/漏极区80包含碳化硅(sic)、磷化硅(sip)、掺磷碳化硅(sicp)等。在其中产生的finfet为p型finfet的可选示例性实施例中，源极/漏极区80包含sige以及例如硼或铟的p型杂质。
外延源极/漏极区80可被掺杂剂注入以形成源极/漏极区80，然后执行退火。注入工艺可包含形成和图案化掩模，例如光刻胶，以覆盖finfet的需要被保护以免受注入工艺的影响的区域。源极/漏极区80可具有从大约1019cm-3至大约1021cm-3范围的杂质浓度。在一些实施例中，外延源极/漏极区在生长过程中可被原位掺杂。
图11示出了沿着图1的截面a-a的图10的加工的中间阶段。如图11所示，外延源极/漏极区80可具有从鳍64的相应表面突起的表面(例如，突起于鳍64的非凹进部分之上)以及可具有小斜面。图11还示出了沿着栅极结构的侧壁的栅极密封间隔件72上的栅极间隔件86。栅极间隔件86可通过共形沉积材料然后各向异性蚀刻材料形成。栅极间隔件86的材料可是氮化硅、sicn、它们的组合等。栅极间隔件86可被形成于外延源极/漏极区80之前或者之后。在一些实施例中，伪栅极间隔件在外延源极/漏极区80的外延工艺之前形成于栅极密封间隔件72上，以及在外延源极/漏极区80形成之后，伪栅极间隔件被去除并且被栅极间隔件86替换。
在形成源极/漏极区80之后，覆盖层84形成于源极/漏极区80上。覆盖层84可被考虑为源极/漏极区的部分。在一些实施例中，覆盖层84外延生长于源极/漏极区80上。覆盖层84有助于保护源极/漏极区80防止其在随后的工艺(例如，蚀刻工艺、温度工艺等)中损失掺杂剂。源极/漏极区80的形貌可被控制为如图10和12所示的非平面或者平面(没有显示)。
源极/漏极区80可具有大于40％的ge浓度。源极/漏极区80的高浓度允许源极/漏极区80应用更大的应力至finfet的沟道区。这种源极/漏极区80的高掺杂剂浓度部分可被视为应力源层。此外，覆盖层84和应力源层80的掺杂剂浓度可不同。例如，覆盖层84可具有小于约40％的ge浓度，而应力源层80具有大于40％的ge浓度。
在一些实施例中，应力源层80和覆盖层84可被形成于单一、连续的外延工艺中。在其他实施例中，这些结构可被形成于不同的工艺中。在具有单一、连续工艺的实施例中，外延工艺的工艺参数(例如，工艺气流、温度、压力等)可不同以形成这些具有不同的材料组成的结构。例如，在外延过程中，含锗前体(例如geh4)的流速在应力源层80(有时被称为缓冲层)的初始形成过程中可在第一水平以及当过渡至应力源层80的主要部分的形成时可上升至第二水平。此外，当过渡至覆盖层84的形成时，含锗前体的流速可从第二水平下降至第三水平。覆盖层84和缓冲层可被认为是源极/漏极区的部分。
可以实施finfet器件的随后加工，例如形成一个或者多个层间电介质以及形成接触件。这些工艺将会参考图13至14在以下被论述。
在图13中，层间电介质(ild)90被沉积于图12所示的结构的上方。ild90是由介电材料形成的，例如磷硅酸玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、未掺杂的硅酸盐玻璃(usg)等，并且可通过任何合适的方法进行沉积，例如cvd、pecvd或者fcvd。
在图14中，穿过ild90形成接触件92。接触件92的开口形成为穿过ild90。这些开口可通过使用可接受的光刻和蚀刻技术形成。在一些实施例中，至少部分覆盖层84在开口的形成过程中被去除。在开口中形成诸如扩散阻挡层、粘合层等的衬垫以及导电材料。衬垫可包含钛、氮化钛、钽、氮化钽等。导电材料可是铜、铜合金、银、金、钨、铝、镍等。可以执行例如cmp的平坦化工艺以从ild90的表面去除多余的材料。剩余的衬垫和导电材料在开口中形成接触件92。可执行退火工艺以在源极/漏极区80(如果存在，覆盖层84)和接触件92之间的界面处形成硅化物。接触件92被物理和电连接至源极/漏极区80(如果存在，覆盖层84)。
尽管没有明确显示，一位本领域的普通技术人员将会容易理解更近一步的工艺步骤可执行于图14中的结构上。例如，不同的金属间电介质(imd)以及它们对应的金属可形成于ild90的上方。此外，可穿过上面的介电层形成至栅极68的接触件。
此外，在一些实施例中，后栅极工艺(有时称为替换栅极工艺)可被使用。在那些实施例中，栅极68和栅极电介质66可被认为是伪结构并且在随后的工艺中将被去除和被有源栅极和有源栅极电介质替换。
图15和16示出了根据一些实施例的处理后栅极结构的中间阶段的截面图。图15和16是沿着图1的截面a-a的截面图。
图15示出了图13的工艺之后的结构但是还执行了附加步骤。这些附加步骤包含去除栅极68(在该实施例中，有时被称为伪栅极68)、栅极密封间隔件72以及直接在栅极68下面的部分栅极介电层66(在该实施例中有时被称为伪栅极介电层66)。在一些实施例中，栅极68、栅极电介质66以及栅极密封间隔件72在蚀刻步骤中被去除，如此形成凹槽。每个凹槽暴露相应的鳍64的沟道区域。每个沟道区域设置于外延源极/漏极区80的相邻对之间。在去除过程中，当蚀刻伪栅极68时，伪栅极介电层66可被用作蚀刻停止层。去除伪栅极68之后，伪栅极介电层66和栅极密封间隔件72也可去除。
此外，在图15中，形成栅极介电层96和栅电极98以用于替换栅极。栅极介电层96共形沉积于凹槽中，例如鳍64的顶面和侧壁上、栅极间隔件86的侧壁上以及ild90的顶面上。根据一些实施例，栅极介电层96包含氧化硅、氮化硅，或者它们的多层。在其他实施例中，栅极介电层96包含高k介电材料，以及在这些实施例中，栅极介电层96可具有高于约7.0的k值并且可包含hf、al、zr、la、mg、ba、ti、pb、以及其组合的金属氧化物或者硅酸盐。栅极介电层96的形成方法可包含mbd、ald、pecvd等。
接下来，栅电极98被分别沉积于栅极介电层96的上方，并且填充凹槽的剩余部分。栅电极98可由例如tin、tan、tac、co、ru、al、它们的组合、或者它们的多层的含金属材料形成。在栅电极98的填充之后，可执行例如cmp的平坦化工艺以去除栅极介电层96以及栅电极98材料的多余部分，其中多余部分位于ild90的顶面的上方。产生的栅电极98以及栅极介电层96的材料的剩余部分因此会形成产生的finfet的替换栅极。
在图16中，ild100沉积于ild90的上方。还是如图16所示，穿过ild100和ild90形成接触件92，并且穿过ild100形成接触件102。在实施例中，ild100是通过可流动cvd方法形成的可流动膜。在一些实施例中，ild100由介电材料形成，例如psg、bsg、bpsg、usg等，并且可通过任何合适的方法进行沉积，例如cvd或者pecvd。接触件92的开口形成为穿过ild90和100。接触件102的开口形成为穿过ild100。这些开口可同时形成于相同的工艺，或者在不同的工艺中形成。这些开口可通过使用可接受的光刻和蚀刻技术形成。在开口中形成诸如扩散阻挡层、粘合层等的衬垫以及导电材料。衬垫可包含钛、氮化钛、钽、氮化钽等。导电材料可是铜、铜合金、银、金、钨、铝、镍等。执行例如cmp的平坦化工艺以从ild100表面去除多余的材料。剩余的衬垫和导电材料在开口中形成接触件92和102。可执行退火工艺以分别在外延源极/漏极区80和接触件92之间的界面处形成硅化物。接触件92被物理和电连接至外延源极/漏极区80以及接触件102被物理和电连接至栅电极98。
实施例可实现优势。例如，本发明是半导体器件及其形成方法来提供简单和成本效益高的工艺流程，从而实现finfet中具有更少缺陷(例如，位错)的外延源极/漏极，至少靠近finfet的沟道区，以便设备改进。此外，简单和成本效益高的工艺流程可通过减少相邻鳍之间的泄漏以实现相邻鳍之间更好的隔离并且也可降低至源极/漏极区的接触电阻。特别是，例如那些以下公开的实施例包含了工艺流程，其使用外延生长的源极/漏极区和隔离区的一些隔离材料(例如，浅沟槽隔离(sti)区)以及源极/漏极区中的相邻鳍间的剩余的一些侧壁间隔件材料。剩余的隔离材料和间隔件材料抑制了位错的产生，因为其减少了相邻鳍之间的外延体积的数量。此外，剩余的隔离材料和间隔件材料可降低外延源极/漏极结构之间的电容。降低的电容可允许器件更好的交流电(ac)性能。此外，外延源极/漏极结构的上表面可具有非平坦(例如，起伏的和/或波状的)顶面，其可为上面的接触件增加接触表面面积。增加的接触表面面积可降低至源极/漏极区的接触电阻。
实施例是一种结构，其包括位于衬底上方的第一鳍；位于衬底上方的第二鳍，第二鳍相邻于第一鳍；环绕第一鳍和第二鳍的隔离区，隔离区的第一部分位于第一鳍和第二鳍之间；沿着第一鳍和第二鳍的侧壁并且位于其上表面的上方的栅极结构，栅极结构界定了第一鳍和第二鳍中的沟道区；位于栅极结构侧壁上的栅极密封间隔件，栅极密封间隔件的第一部分位于在第一鳍和所述第二鳍之间的隔离区的第一部分上；以及邻近栅极结构的第一鳍和第二鳍上的源极/漏极区。
另一实施例是一种方法，其包含形成鳍于衬底上；形成环绕鳍的隔离区，隔离区的第一部分位于相邻鳍之间；在鳍的上方形成栅极结构；在栅极结构的侧壁上形成栅极密封间隔件，栅极密封间隔件的第一部分位于在相邻鳍之间的隔离区的第一部分上；以及在栅极结构的相对两侧上形成源极/漏极区，至少一个源极/漏极区延伸在栅极密封间隔件的第一部分的上方。
另一实施例是一种方法，其包含在衬底上方形成第一鳍和第二鳍，第二鳍相邻于第一鳍；沉积环绕第一鳍和第二鳍的隔离材料，隔离材料的第一部分位于第一鳍和第二鳍之间，第一鳍和第二鳍的上部延伸在隔离材料的顶面之上；沿着第一鳍和第二鳍的侧壁并且在第一鳍和第二鳍的上表面的上方形成栅极结构，栅极结构界定第一鳍和第二鳍中的沟道区；在栅极结构的侧壁上沉积栅极密封间隔件，栅极密封间隔件的第一部分位于在第一鳍和第二鳍之间的隔离材料的第一部分上；凹进栅极结构外侧的第一鳍和第二鳍以形成第一鳍中的第一凹槽和第二鳍中的第二凹槽；以及在第一鳍的第一凹槽和第二鳍的第二凹槽中外延生长第一源极/漏极区，栅极密封间隔件的第一部分被插入于隔离材料的第一部分和第一源极/漏极区之间。
根据本发明的一些实施例，提供了一种半导体结构，包括：第一鳍，位于衬底的上方；第二鳍，位于所述衬底的上方，所述第二鳍邻近所述第一鳍；隔离区，环绕所述第一鳍和所述第二鳍，所述隔离区的第一部分位于所述第一鳍和所述第二鳍之间；栅极结构，沿着所述第一鳍和所述第二鳍的侧壁并且位于所述第一鳍和所述第二鳍的上表面的上方，所述栅极结构限定了所述第一鳍和所述第二鳍中的沟道区；栅极密封间隔件，位于所述栅极结构的侧壁上，所述栅极密封间隔件的第一部分位于所述第一鳍和所述第二鳍之间的所述隔离区的第一部分上；以及源极/漏极区，位于所述第一鳍和所述第二鳍上并且邻近所述栅极结构。
在上述半导体结构中，所述源极/漏极区是在所述第一鳍和所述第二鳍之间的连续源极/漏极区。
在上述半导体结构中，所述源极/漏极区包括：第一部分，位于所述第一鳍上，所述源极/漏极区的第一部分从所述第一鳍垂直延伸；以及第二部分，位于所述第一部分上，所述第二部分水平和垂直地延伸。
在上述半导体结构中，所述源极/漏极区包括：第三部分，位于所述第二鳍上，所述源极/漏极区的第三部分从所述第二鳍垂直延伸；以及第四部分，位于所述第三部分上，所述第四部分水平和垂直地延伸。
在上述半导体结构中，所述栅极密封间隔件的第一部分接触所述源极/漏极区的第一部分和第三部分。
在上述半导体结构中，所述源极/漏极区具有非平坦顶面。
在上述半导体结构中，所述源极/漏极区是外延源极/漏极区。
在上述半导体结构中，所述源极/漏极区包括：缓冲层，位于所述第一鳍和所述第二鳍上，所述缓冲层具有第一掺杂剂的第一掺杂浓度；应力源层，位于所述缓冲层上，所述应力源层具有所述第一掺杂剂的第二掺杂浓度，所述第二掺杂浓度大于所述第一掺杂浓度；以及覆盖层，位于所述应力源层上，所述覆盖层具有所述第一掺杂剂的第三掺杂浓度，所述第三掺杂浓度小于所述第二掺杂浓度。
在上述半导体结构中，所述第一掺杂剂是锗。
根据本发明的另一些实施例，还提供了一种制造半导体结构的方法，包括：在衬底上形成鳍；形成环绕所述鳍的隔离区，所述隔离区的第一部分位于相邻的鳍之间；在所述鳍的上方形成栅极结构；在所述栅极结构的侧壁上形成栅极密封间隔件，所述栅极密封间隔件的第一部分位于相邻鳍之间的所述隔离区的所述第一部分上；以及在所述栅极结构的相对两侧上形成源极/漏极区，至少一个所述源极/漏极区从所述栅极密封间隔件的第一部分的上方延伸。
在上述方法中，所述源极/漏极区是位于相邻鳍之间的连续源极/漏极区。
在上述方法中，所述至少一个源极/漏极区具有非平坦顶面。
在上述方法中，形成所述源极/漏极区包括：凹进位于所述栅极结构的外侧的所述鳍以使所述鳍的顶面低于所述隔离区的顶面；以及从位于所述栅极结构的相对两侧上的凹进的鳍外延生长所述源极/漏极区。
在上述方法中，凹进位于所述栅极结构的外侧的所述鳍以使所述鳍的顶面低于所述隔离区的顶面包括：执行干蚀刻工艺以凹进位于所述栅极结构的外侧的所述鳍；以及所述干蚀刻工艺之后，执行湿蚀刻工艺以进一步凹进位于所述栅极结构的外侧的所述鳍。
在上述方法中，从所述鳍外延生长所述源极/漏极区包括：在所述鳍上外延生长缓冲层，所述缓冲层具有第一掺杂浓度；在所述缓冲层上外延生长应力源层，所述应力源层具有第二掺杂浓度，所述第二掺杂浓度大于所述第一掺杂浓度；以及在所述应力源层上外延生长覆盖层，所述覆盖层具有第三掺杂浓度，所述第三掺杂浓度小于所述第二掺杂浓度。
根据本发明的又一些实施例，还提供了一种制造半导体结构的方法，包括：在衬底上方形成第一鳍和第二鳍，所述第二鳍邻近所述第一鳍；沉积环绕所述第一鳍和所述第二鳍的隔离材料，所述隔离材料的第一部分位于所述第一鳍和所述第二鳍之间，所述第一鳍和所述第二鳍的上部延伸在所述隔离材料的顶面之上；沿着所述第一鳍和所述第二鳍的侧壁并且在所述第一鳍和所述第二鳍的上表面的上方形成栅极结构，所述栅极结构限定所述第一鳍和所述第二鳍中的沟道区；在所述栅极结构的侧壁上沉积栅极密封间隔件，所述栅极密封间隔件的第一部分位于所述第一鳍和所述第二鳍之间的所述隔离区的第一部分上；凹进位于所述栅极结构的外侧的所述第一鳍和所述第二鳍以在所述第一鳍中形成第一凹槽和在所述第二鳍中形成第二凹槽；以及在所述第一鳍的第一凹槽和所述第二鳍的第二凹槽中外延生长第一源极/漏极区，所述栅极密封间隔件的第一部分插入在所述隔离材料的第一部分和所述第一源极/漏极区之间。
在上述方法中，所述第一源极/漏极区包括：第一部分，从所述第一凹槽和第二凹槽的底面延伸至所述栅极密封间隔件的第一部分的上表面；以及第二部分，位于所述第一部分上，所述第二部分延伸在所述栅极密封间隔件的第一部分的上方。
在上述方法中，凹进位于所述栅极结构的外侧的所述第一鳍和所述第二鳍包括：执行干蚀刻工艺以凹进位于所述栅极结构的外侧的所述第一鳍和所述第二鳍；以及在所述干蚀刻工艺之后，执行湿蚀刻工艺以进一步凹进位于所述栅极结构的外侧的所述第一鳍和所述第二鳍。
在上述方法中，还包括：在所述第一鳍、所述第二鳍、所述第一源极/漏极区的上方形成环绕所述栅极结构的第一层间电介质；使用有源栅极结构替换所述栅极结构；在所述第一层间电介质和所述栅极结构的上方形成第二层间电介质；穿过所述第一层间电介质和所述第二层间电介质形成第一接触件以电连接至所述第一源极/漏极区；以及穿过所述第二层间电介质形成第二接触件以电连接至所述有源栅极结构。
在上述方法中，所述第一源极/漏极区是位于所述第一鳍和所述第二鳍之间的连续源极/漏极区。
上述内容概述了多个实施例的特征，从而使得本领域技术人员可更好地理解本发明的各方面。本领域的技术人员应理解，其可以轻松地将本发明服务于基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应认识到，这种等效结构并不背离本发明的精神和范围，并且其可以进行各种更改、替换和变更而不背离本发明的精神和范围。
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