脊状型LED的制作方法

本发明属半导体器件制备技术领域，特别涉及一种脊状型led。

背景技术：

随着集成电路的不断发展，金属互连信号延迟与功耗的问题愈发突出，高速光互联技术是解决该问题的有效技术手段。实现高速光互联技术，需要解决诸多科学问题。其中，波导型发光器件(led)集成发光器件与波导，是si基单片光电集成中的一个重要研究内容。

ge半导体为间接带隙半导体，通过改性技术(如应力、合金化等)，其可转变为准直接带隙或者直接带隙半导体，应用于si基波导型led发光效率高，且与si工艺兼容，是当前领域内研究、应用的重点。

从目前该器件工艺实现的情况来看，利用si衬底与ge外延层之间的热膨胀系数不同，常规工艺过程中采用合理的热退火工艺制度，si衬底上ge外延层可以引入低强度张应变，进而实现准直接带隙ge。然而，由于si衬底与ge外延层之间晶格失配较大，si衬底上常规工艺制备的ge外延层位错密度高，制约了器件性能的提升。

技术实现要素：

为了提高现有发光器件的性能，本发明利用激光再晶化工艺，在soi衬底上制备位错密度低、高质量直接带隙ge外延层，形成了一种改性ge脊状波导型led。

本发明提供一种脊状型led，包括：soi衬底(101)、改性ge层(102)、本征ge层(103)及钝化层(104)，所述改性ge层(102)、所述本征ge层(103)及所述钝化层(104)依次层叠于所述soi衬底(101)上。

在本发明提供的一个实施例中，还包括n型ge区域(105)和p型ge区域(106)，所述n型ge区域(105)及所述p型ge区域(106)分布在所述改性ge层(102)和所述本征ge层(103)的两侧。

在本发明提供的一个实施例中，所述n型ge区域(105)及所述p型ge区域(106)是通过对所述改性ge层(102)和所述本征ge层(103)进行离子注入形成的。

在本发明提供的一个实施例中，还包括负电极(107)及正电极(108)，所述负电极(107)连接所述n型ge区域(105)，所述正电极(108)连接所述p型ge区域(106)。

在本发明提供的一个实施例中，所述负电极(107)及所述正电极(108)的材料均为cr-au合金。

在本发明提供的一个实施例中，所述改性ge层(102)是在所述soi衬底(101)生长ge外延层之后，通过对所述ge外延层进行lrc工艺晶化并经过热退火工艺处理后形成的，其中，lrc工艺中激光波长为808nm，激光光斑尺寸10mm×1mm，激光功率为1.5kw/cm²，激光移动速度为25mm/s。

在本发明提供的一个实施例中，所述本征ge层(103)的厚度为500～550nm。

在本发明提供的一个实施例中，所述本征ge层(103)为脊型结构，脊型部分厚度为350nm，宽度为1μm。其中，脊型部分厚度为n型ge区域与本征ge层的高度差。

在本发明提供的一个实施例中，所述p型ge区域(106)的掺杂浓度为1×10¹⁹cm^-3。

在本发明提供的一个实施例中，所述n型ge区域(105)的掺杂浓度为1×10¹⁹cm^-3。

与现有技术相比，本发明提供的改性ge脊状波导型led具有以下有益效果：

1)本发明提供的改性ge脊状波导型led，因其具有改性ge脊状波导型led有源区，使得器件发光效率提升。

2)本发明led结构为脊状p⁺-ge/低强度张应变ge/n⁺-ge的横向结构pin，有利于后续单片光电集成的实现。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为本发明实施例提供了一种改性ge脊状波导型led结构示意图；

图2为本发明实施例提供的一种基于lrc工艺的改性ge脊状波导型led的制备方法流程图；

图3为本发明实施例提供的一种lrc工艺的示意图；

图4a-图4m为本发明实施例的另外一种基于lrc工艺的改性ge脊状波导型led的制备方法工艺流程示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

图1为本发明实施例提供了一种改性ge脊状波导型led结构示意图，该脊状型led包括：soi衬底(101)、改性ge层(102)、本征ge层(103)及钝化层(104)，所述改性ge层(102)、所述本征ge层(103)及所述钝化层(104)依次层叠于所述soi衬底(101)上。

进一步地，在上述实施例的基础上，该脊状型led还包括n型ge区域(105)和p型ge区域(106)，所述n型ge区域(105)及所述p型ge区域(106)分布在所述改性ge层(102)和所述本征ge层(103)的两侧。

进一步地，在上述实施例的基础上，所述n型ge区域(105)及所述p型ge区域(106)是通过对所述改性ge层(102)和所述本征ge层(103)进行离子注入形成的。

进一步地，在上述实施例的基础上，还包括负电极(107)及正电极(108)，所述负电极(107)连接所述n型ge区域(105)，所述正电极(108)连接所述p型ge区域(106)。

进一步地，在上述实施例的基础上，所述负电极(107)及所述正电极(108)的材料均为cr-au合金。

进一步地，在上述实施例的基础上，所述改性ge层(102)是在所述soi衬底(101)生长ge外延层之后，通过对所述ge外延层进行lrc工艺晶化并经过热退火工艺处理后形成的，其中，lrc工艺中激光波长为808nm，激光光斑尺寸10mm×1mm，激光功率为1.5kw/cm²，激光移动速度为25mm/s。其中，lrc工艺指激光再晶化工艺。

进一步地，在上述实施例的基础上，所述本征ge层(103)的厚度为500～550nm。

进一步地，在上述实施例的基础上，所述本征ge层(103)为脊型结构，脊型部分厚度为350nm，宽度为1μm。其中，脊型部分厚度为为n型ge区域与本征ge层的高度差。

进一步地，在上述实施例的基础上，所述p型ge区域(106)的掺杂浓度为1×10¹⁹cm^-3。

进一步地，在上述实施例的基础上，所述n型ge区域(105)的掺杂浓度为1×10¹⁹cm^-3。

与现有技术相比，本发明提供的改性ge脊状波导型led具有以下有益效果：

1)本发明提供的改性ge脊状波导型led，因其具有改性ge脊状波导型led有源区，使得器件发光效率提升。

2)本发明led结构为脊状p⁺-ge/低强度张应变ge/n⁺-ge的横向结构pin，有利于后续单片光电集成的实现。

实施例二

请参见图2，图2为本发明实施例提供的一种基于lrc工艺的改性ge脊状波导型led的制备方法流程图，lrc工艺指激光再晶化工艺。该制备方法流程包括：

(a)选取soi衬底；

(b)利用cvd工艺在soi衬底表面生长ge外延层；

(c)利用cvd工艺在ge外延层表面生长氧化层；

(d)利用lrc工艺晶化ge外延层形成改性ge外延层；

(e)利用干法刻蚀工艺刻蚀氧化层；

(f)利用cvd工艺在改性ge外延层表面生长本征ge层；

(g)选择性刻蚀本征ge层形成脊型结构；

(h)在脊型结构的两侧分别注入p离子和b离子形成n型ge区域和p型ge区域；

(i)制备金属接触电极以完成改性ge脊状波导型led的制备。

优选地，步骤(b)可以包括：

(b1)在275℃～325℃温度下，利用cvd工艺在soi衬底表面生长厚度为40～50nm的ge籽晶层；

(b2)在500℃～600℃温度下，利用cvd工艺在ge籽晶层表面生长厚度为120～150nm的ge主体层以形成ge外延层。

优选地，步骤(d)可以包括：

(d1)将包括soi衬底、ge外延层及氧化层的整个衬底材料加热至700℃；

(d2)利用lrc工艺晶化ge外延层；其中，lrc工艺中激光波长为808nm，激光光斑尺寸10mm×1mm，激光功率为1.5kw/cm²，激光移动速度为25mm/s；

请参见图3，图3为本发明实施例提供的一种lrc工艺的示意图。lrc工艺是一种热致相变结晶的方法，通过激光热处理，使si衬底上ge外延层熔化再结晶，横向释放ge外延层的位错缺陷，不仅可获得高质量的ge外延层，同时，由于lrc工艺可精确控制晶化区域，一方面避免了常规工艺中si衬底与ge外延层之间的si、ge互扩问题，另一方面si/ge之间材料界面特性好。

(d3)冷却整个衬底材料形成改性ge外延层。

优选地，步骤(f)可以包括：在500℃～600℃温度下，利用cvd工艺在改性ge外延层表面生长厚度为500～550nm的本征ge层。

优选地，步骤(g)中，脊型部分厚度为350nm，宽度为1μm。

优选地，步骤(h)可以包括：

(h1)在本征ge层表面淀积第一保护层，选择性刻蚀第一保护层形成n型离子注入窗口；

(h2)对n型离子注入窗口进行p离子注入，形成掺杂浓度为1×10¹⁹cm^-3的n型ge区域，高温退火，刻蚀掉第一保护层；

(h3)在本征ge层表面淀积第二保护层，选择性刻蚀第二保护层形成p型离子注入窗口；

(h4)对p型离子注入窗口进行b离子掺杂，形成掺杂浓度为1×10¹⁹cm^-3的p型ge区域，高温退火，刻蚀掉第二保护层。

优选地，步骤(i)可以包括：

(i1)在n型ge区域、p型ge区域和本征ge层表面淀积厚度为150～200nm的钝化层，用刻蚀工艺选择性刻蚀掉指定区域的钝化层形成金属接触孔；

(i2)利用电子束蒸发工艺在钝化层和金属接触孔上淀积厚度为150～200nm的cr金属层；

(i3)利用刻蚀工艺刻选择性蚀掉指定区域的cr金属层，利用化学机械抛光进行平坦化处理。

本发明提出采用lrc工艺，通过激光热处理，使soi衬底上ge外延层熔化再结晶，横向释放ge外延层的位错缺陷，获得低位错密度的ge外延层，以提高器件性能。同时，本发明拟采用脊状p⁺-ge/低强度张应变ge/n⁺-ge的横向结构pin，利于后续单片光电集成的实现。

实施例三

请参照图4a-图4m，图4a-图4m为本发明实施例的另外一种基于lrc工艺的改性ge脊状波导型led的制备方法工艺流程示意图，该制备方法包括如下步骤：

s101、衬底选取。如图4a所示，选取soi衬底片001为初始材料；

s102、ge外延层生长。

s1021、ge籽晶层外延生长。如图4b所示，在275℃～325℃温度下，利用cvd工艺外延生长厚度为40～50nm的ge籽晶层002；

s1022、ge主体层生长。如图4c所示，在500℃～600℃温度下，利用cvd工艺在在ge籽晶层表面生长厚度为120～150nm的ge主体层003；

s103、氧化层的制备。如图4d所示，利用cvd工艺在ge主体层表面上淀积厚度为150nmsio2氧化层004；

s104、ge外延层的晶化及氧化层刻蚀；如图4e，将包括soi衬底、ge外延层及氧化层的整个衬底材料加热至700℃，采用lrc工艺晶化整个衬底材料，其中，激光波长为808nm，激光光斑尺寸10mm×1mm，激光功率为1.5kw/cm²，激光移动速度为25mm/s，冷却整个衬底材料。该方法降低了ge材料的位错密度和表面粗糙度，提高了晶体质量。然后利用干法刻蚀工艺刻蚀氧化层004，得到激光晶化后的改性ge外延层005；

s105、如图4f所示，在330℃温度下，利用减压cvd生长厚度为500～550nm的本征ge层，(为了便于图示观看，将晶化后的ge层以及晶化后生长的本征ge层合为i-ge层006)。由于此本征ge层是在晶化后的ge外延层上生长的，所以ge的质量较好，晶格失配率较低。

s106、如图4g所示，选择性刻蚀i-ge层，形成厚度为350nm，宽度为1μm的脊型结构；

s107、ge区域n型离子注入。

s1071、如图4h所示，在i-ge层表面淀积厚度为200nm的sio2保护层，选择性刻蚀sio2保护层得到sio2保护层007；

s1072、如图4i所示，对i-ge层进行p离子注入，形成掺杂浓度为1×10¹⁹cm^-3的n型ge区域008，高温退火，刻蚀掉sio2保护层007；

s108、ge区域p型离子注入。

s1081、如图4j所示，在i-ge层和n型ge区域表面淀积厚度为200nm的sio2保护层，选择性刻蚀sio2保护层得到sio2保护层009，

s1082、如图4k所示，对i-ge层进行b离子注入，形成掺杂浓度为1×10¹⁹cm^-3的p型ge区域010，高温退火，刻蚀掉sio2保护层009；

s009、金属接触孔制备。如图4l所示，在i-ge层、n型ge区域和p型ge区域表面淀积厚度为150～200nm的sio2钝化层011，隔离台面与外界电接触。刻蚀接触孔，用刻蚀工艺选择性刻蚀掉指定区域sio2钝化层形成金属接触孔。

s010、金属互连制备。如图4m所示，利用电子束蒸发工艺在sio2钝化层和金属接触孔淀积厚度为150～200nm的金属cr层012。利用刻蚀工艺刻选择性蚀掉指定区域的金属cr，采用化学机械抛光工艺(cmp)进行平坦化处理。

以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。