一种低噪声高灵敏度全局像素单元结构及其形成方法与流程

本发明涉及图像传感器领域，特别是涉及一种低噪声高灵敏度堆叠式cmos图像传感器全局曝光像素单元的结构及其形成方法。

背景技术：

图像传感器是指将光信号转换为电信号的装置，通常大规模商用的图像传感器芯片包括电荷耦合器件(ccd)和互补金属氧化物半导体(cmos)图像传感器芯片两大类。

cmos图像传感器和传统的ccd传感器相比具有低功耗、低成本以及与cmos工艺兼容等特点，因此得到越来越广泛的应用。现在cmos图像传感器不仅用于微型数码相机(dsc)、手机摄像头、摄像机和数码单反(dslr)等消费电子领域，而且在汽车电子、监控、生物技术和医学等领域也得到了广泛的应用。

为了监控高速物体，cmos图像传感器需要使用全局曝光的像素单元，全局曝光式电子快门的每一行在同一时间曝光，然后同时将电荷信号存储在像素单元的存储电容节点上，最后将存储节点的信号逐行输出。由于所有行在同一时间进行曝光，所以不会造成拖影现象。

在实际应用中，根据每个像素单元使用晶体管的数目，全局曝光像素单元有4t、5t、6t、8t和12t等。虽然各种像素单元中的晶体管数目不同，但它们对其中的存储电容的防漏光要求是相同的。

请参阅图1，图1是现有的一种8t全局曝光像素单元的电路结构。如图1所示，以8t全局曝光像素单元为例，电荷存储节点就是其中的mos电容c1和c2。存储节点的光源寄生响应是指存储节点电容对入射光的寄生响应。对于像素单元而言，入射到像素单元表面的光线如果入射到存储节点c1和c2上，存储节点c1和c2在入射光的照射下，也可以像光电二极管一样产生光电响应。由于入射光的照射而在存储节点c1和c2上产生的电荷，会影响原来存储在上面的由光电二极管产生的电压信号，因而造成了信号的失真。

由于手机、笔记本电脑等便携式设备的普及，需要的管芯越来越小型化，但功能却越来越复杂和全面。为了满足在一定的芯片面积内实现复杂功能的要求，我们可以采用堆叠式芯片结构，即通过硅片之间的键合、减薄和划片等工艺将不同功能的芯片堆叠在一起。这样就可以在不增加芯片面积的情况下将不同功能的芯片组合在一起。芯片堆叠技术可以同时节约芯片的面积和提高性能，这种将两种或两种以上芯片堆叠在一起的技术也就是3d(threedimension)堆叠芯片技术。

以cmos图像传感器芯片为例，其通常包括用于感光的图像传感器阵列以及信号控制、读出和处理等逻辑电路。使用3d堆叠芯片技术，我们可以在一块芯片上形成用于感光的像素单元阵列结构，而在另一块芯片上形成信号控制、读出和处理电路；然后，将这两种不同的芯片通过混合式键合工艺堆叠在一起，形成一块完整的cmos图像传感器芯片。全局曝光像素单元和堆叠式芯片技术相结合，可以在较小的芯片面积上实现全局曝光的功能，是cmos图像传感器未来应用的一个重要方向。

由于使用堆叠式结构，入射光线必须从硅衬底进入感光阵列，因此堆叠式全局曝光像元必须同时使用背照式工艺。

请参阅图2，图2是传统的使用背照堆叠式工艺的一种全局像素单元结构示意图。如图2所示，位于堆叠式全局像素单元结构上部的第一芯片100为图像传感器的感光阵列芯片，位于结构下部的第二芯片200是信号控制、读出和处理电路芯片。在第二芯片的硅衬底204上形成有数字和模拟电路晶体管205，以及形成于介质层203中的互连层202。第一芯片和第二芯片之间通过最顶层的金属压焊点107、201、并使用混合式键合的方式实现连接。入射光线(如图示斜向下的虚线箭头所指)从第一芯片背面的硅衬底103进入光电二极管感光区域102。

上述图1中的电荷存储节点，就是图2位于第一芯片中的mos电容104-106。cmos工艺中的mos存储电容通常包括mos常规电容和mos变容电容；mos电容按照掺杂类型又可以分为n型和p型两种结构。以mos变容电容为例，图2中的mos电容104-106为一个在p型硅衬底103上形成的两端器件。其中，电容上极板106为n型多晶，电容下极板104为n型掺杂区，在上、下极板之间是电容介质层105。

为了减小存储节点的光源寄生响应，当采用传统的前照式非堆叠工艺时，在存储节点上面可以使用完全不透光的金属屏蔽层来防止入射光线的影响，因此入射光不会造成电容上存储信号的失真。但在使用堆叠式工艺时，全局曝光像素单元中需要使用背照式工艺，即光线是从硅片的背面进入感光区域。如图2所示，有一定入射角度的入射光仅在用于像素单元之间防止串扰的金属隔离101上被反射(如图示斜向上的虚线箭头所指)，由于电容下极板的周边区域为硅衬底，而硅衬底是透光的，因此有部分光线还是会通过硅衬底入射到存储电容即mos电容的下极板，影响mos电容上存储的电荷信号，从而造成存储信号失真。

此外，由于mos电容的下极板104和用于像素单元感光的光电二极管102同时位于第一芯片的硅衬底103中，为了保证像素单元的灵敏度，我们希望尽量增加感光区域即光电二极管的面积，因此mos电容的面积受到光电二极管的限制，即mos电容的电容值受到了限制，也就是无法有效减小像素单元的读出噪声。同时，光电二极管的面积也受到电容下极板的限制，下极板占据的硅衬底部分无法用于感光，影响了像素单元的灵敏度。

因此，需要设计一种在使用背照工艺的堆叠式全局像素单元中，既能避免入射光对全局像元存储电容中电荷信号产生影响，同时又能增加存储电容电容值和提高像素单元灵敏度的全局像素单元新结构及其形成方法。

技术实现要素：

本发明的目的在于克服现有技术存在的上述缺陷，提供一种低噪声高灵敏度全局像素单元结构及其形成方法。

为实现上述目的，本发明的技术方案如下：

一种低噪声高灵敏度全局像素单元结构，包括在竖直方向上下排布的第一芯片和第二芯片；

所述第一芯片设置于第一硅衬底上，其包括：

所述第一硅衬底正面从上往下依次设置的各像素单元的光电二极管、位于第一硅衬底正面表面的第一后道介质层、位于第一后道介质层下方的第一顶层介质层、位于第一顶层介质层下方的第一粘合层；

设于第一后道介质层的第一后道金属互连层、第一通孔，设于第一顶层介质层和第一粘合层的第一金属键合点，第一金属键合点通过第一通孔连接第一后道金属互连层，所述第一金属键合点的底部表面与第一粘合层的底部表面平齐；

垂直设于每个光电二极管下方第一后道介质层、第一顶层介质层和第一粘合层的一组交替排列的电容下极板、电容上极板，各电容下极板的上端共同连接设于第一后道介质层的电容下极板引出，各电容下极板、电容上极板的下端表面与第一粘合层的底部表面平齐；

所述第一硅衬底背面设置的金属隔离结构，所述金属隔离结构位于各像素单元之间，并在各光电二极管上方形成开口；

所述第二芯片设置于第二硅衬底上，其包括：

所述第二硅衬底正面从下往上依次设置的各像素单元的信号控制、读出和处理电路、位于第二硅衬底正面表面的第二后道介质层、位于第二后道介质层上方的第二顶层介质层、位于第二顶层介质层上方的第二粘合层；

设于第二后道介质层的第二后道金属互连层、第二通孔，设于第二顶层介质层和第二粘合层的第二金属键合点，第二金属键合点通过第二通孔连接第二后道金属互连层，所述第二金属键合点的顶部表面与第二粘合层的顶部表面平齐；

垂直设于第二顶层介质层、第二粘合层并与每个电容下极板一一对应的第一顶层金属和与每个电容上极板一一对应的第二顶层金属，每个第二顶层金属的下端分别通过一个第三通孔共同连接设于第二后道介质层的电容上极板引出，各第一顶层金属、第二顶层金属的上端表面与第二粘合层的顶部表面平齐；

所述第一金属键合点的底部表面与第二金属键合点的顶部表面相连接，所述电容下极板的下端表面与第一顶层金属的上端表面相连接，所述电容上极板的下端表面与第二顶层金属的上端表面相连接；所述第一粘合层的底部表面与第二粘合层的顶部表面相连接。

优选地，所述电容下极板引出与第一后道金属互连层中的第一层金属互连层同层，所述电容上极板引出与第二后道金属互连层的最上层金属互连层同层。

优选地，所述电容下极板引出在竖直方向上将各电容下极板、上极板、电容上极板引出遮蔽。

优选地，电容下极板引出和电容上极板引出水平设置，构成一对电容结构，并与垂直设置的电容下极板、第一顶层金属和电容上极板、第二顶层金属、第三通孔一起组成立体垂直电容结构。

优选地，所述电容上极板的上端与电容下极板引出的下表面之间具有第一刻蚀阻挡层，所述第一顶层金属的下端表面与电容上极板引出的上表面之间具有第二刻蚀阻挡层。

一种上述的低噪声高灵敏度全局像素单元结构的形成方法，包括第一芯片、第二芯片的制备及连接；其中，

所述第一芯片的制备包括：

提供一第一硅衬底，在所述第一硅衬底上使用常规的cmos前道制造工艺形成构成像素单元结构的光电二极管、传输晶体管栅极结构；

在所述第一硅衬底表面形成第一后道介质层，使用后道制造工艺在所述第一后道介质层中形成第一通孔、第一后道金属互连层以及电容下极板引出结构；

在所述第一后道介质层上依次形成第一顶层介质层和第一粘合层，然后在第一顶层介质层和第一粘合层中通过大马士革工艺形成用于形成第一金属键合点的沟槽图形；

通过光刻和刻蚀工艺，在第一粘合层、第一顶层介质层和第一后道介质层中形成用于形成电容下极板、电容上极板的沟槽结构；

随后，通过光刻和刻蚀工艺，对电容下极板沟槽继续进行刻蚀，并使刻蚀停止在电容下极板引出上；

在电容下极板、电容上极板沟槽和第一金属键合点沟槽内进行金属的填充，形成电容下极板、电容上极板和第一金属键合点，并进行化学机械抛光，形成平坦化的第一粘合层表面；

所述第二芯片的制备包括：

提供一第二硅衬底，在所述第二硅衬底上使用前道制造工艺形成各像素单元的信号控制、读出和处理电路，包括形成浅槽隔离、数字和模拟电路晶体管结构；

在所述第二硅衬底表面形成第二后道介质层，使用后道制造工艺在所述第二后道介质层中形成第二通孔、第二后道金属互连层、电容上极板引出，以及连接在电容上极板引出上表面上的第三通孔结构；

在所述第二后道介质层上依次形成第二顶层介质层和第二粘合层，然后在第二顶层介质层和第二粘合层中通过大马士革工艺形成用于形成第二金属键合点的沟槽图形；

通过光刻和刻蚀工艺，在第二粘合层、第二顶层介质层中形成用于形成第一顶层金属、第二顶层金属的沟槽结构；

随后，通过光刻和刻蚀工艺，对第二顶层金属沟槽继续进行刻蚀，并使刻蚀停止在第三通孔上；

在第一顶层金属、第二顶层金属沟槽和第二金属键合点沟槽内进行金属的填充，形成第一顶层金属、第二顶层金属和第二金属键合点，并进行化学机械抛光，形成平坦化的第二粘合层表面；

将上述第一芯片的第一粘合层表面与第二芯片的第二粘合层表面相对，并使第一金属键合点图形与第二金属键合点图形对准，以及使电容下极板图形与第一顶层金属图形对准、电容上极板图形与第二顶层金属图形对准，然后，进行第一芯片、第二芯片的堆叠和退火，分别通过第一粘合层和第二粘合层、第一金属键合点和第二金属键合点、电容下极板和第一顶层金属、电容上极板和第二顶层金属将第一芯片和第二芯片粘合在一起，并形成第一芯片与第二芯片之间的电连接；

最后，在第一硅衬底背面全片淀积隔离层金属，然后通过光刻和刻蚀工艺，形成像素单元之间的金属隔离结构。

优选地，制备第一芯片时，在第一后道金属互连层中的第一层金属互连层同层制备电容下极板引出；制备第二芯片时，在第二后道金属互连层的最上层金属互连层同层制备电容上极板引出。

优选地，制备第一芯片时，至少在电容下极板引出的表面覆盖一层第一刻蚀阻挡层，作为刻蚀电容上极板沟槽时的刻蚀阻挡层；制备第二芯片时，至少在电容上极板引出的表面覆盖一层第二刻蚀阻挡层，作为刻蚀第一顶层金属沟槽时的刻蚀阻挡层。

优选地，所述第一粘合层、第二粘合层由氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或其组合形成的复合结构构成。

优选地，在第一硅衬底背面全片淀积隔离层金属之前，还包括先使用背照式工艺的硅衬底减薄工艺，通过研磨将第一芯片的第一硅衬底背面减薄至需要的厚度。

从上述技术方案可以看出，本发明通过采用背照工艺和3d堆叠方式，在第一芯片和第二芯片后道介质层中的互连金属之间形成交替排列的垂直电容结构，以取代原有位于第一芯片硅衬底中的mos电容，使电容的面积可以占据除了用于第一芯片和第二芯片连接的正常金属键合点以外的全部区域，因此可以大幅增加电容的有效面积，从而增加了全局曝光像素单元的存储电容值，并有效降低了读出噪声；同时，由于在电容上、下极板上方使用了不透光的电容下极板引出结构，因而避免了穿透硅衬底和后道介质层的入射光线对电容存储信号的影响；此外，由于无需再在第一芯片的硅衬底中形成mos电容结构，因而光电二极管的感光区域可以增加至原来mos电容占据的位置，从而提高了像素单元的灵敏度。

附图说明

图1是现有的一种8t全局曝光像素单元的电路结构；

图2是传统的使用背照堆叠式工艺的一种全局像素单元结构示意图；

图3是本发明一较佳实施例的一种低噪声高灵敏度全局像素单元结构示意图；

图4-图10是根据本发明一较佳实施例的一种低噪声高灵敏度全局像素单元结构的形成方法制备全局像素单元结构时的工艺步骤示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。

在以下本发明的具体实施方式中，请参阅图3，图3是本发明一较佳实施例的一种低噪声高灵敏度全局像素单元结构示意图。如图3所示，本发明的一种低噪声高灵敏度全局像素单元结构，包括以堆叠方式在竖直方向上进行上、下排布的第一芯片300和第二芯片400，形成本发明具有3d立体结构的低噪声高灵敏度全局像素单元结构。

请参阅图3。位于堆叠结构上方的所述第一芯片300设置于第一硅衬底302上。在第一芯片中，从所述第一硅衬底302正面从上往下依次设置有各像素单元的光电二极管304、位于第一硅衬底正面表面的第一后道介质层305、位于第一后道介质层下方的第一顶层介质层310、位于第一顶层介质层下方的第一粘合层312。在第一硅衬底表面还可设置有构成像素单元结构的传输晶体管栅极303结构。

在上述的第一后道介质层305中设置有第一后道金属互连层314、第一通孔313。第一后道金属互连层可根据需要设置多层，各层之间可通过第一通孔进行连接。在第一顶层介质层和第一粘合层中设置有第一金属键合点311；第一金属键合点311通过第一通孔313连接第一后道金属互连层314，第一后道金属互连层314再连接第一芯片300中各像素单元的对应电路。

所述第一金属键合点的底部表面与第一粘合层的底部表面相平齐，以利于与第二芯片进行粘合。

在每个光电二极管下方的第一后道介质层、第一顶层介质层和第一粘合层中都垂直设置有一组交替排列的电容下极板308、电容上极板309，即电容下极板308与电容上极板309交替间隔设置若干对。各电容下极板308的上端共同连接设于第一后道介质层的电容下极板引出306。各电容下极板、电容上极板的下端表面与第一粘合层的底部表面平齐，以利于与第二芯片进行粘合。

在所述第一硅衬底302的背面设置有金属隔离301结构。所述金属隔离301结构位于各像素单元之间，并在各光电二极管304上方形成开口，以便引导光线从该开口进入并照射至所述光电二极管。

请继续参阅图3。位于堆叠结构下方的所述第二芯片400设置于第二硅衬底409上。在第二芯片中，从所述第二硅衬底409正面从下往上依次设置有各像素单元的信号控制、读出和处理电路、位于第二硅衬底正面表面的第二后道介质层408、位于第二后道介质层上方的第二顶层介质层403、位于第二顶层介质层上方的第二粘合层401。其中，各像素单元的信号控制、读出和处理电路中可包括数字和模拟电路晶体管411等结构，并以浅槽隔离410结构进行电性隔绝。

在第二后道介质层408中设置有第二后道金属互连层412、第二通孔413。第二后道金属互连层可根据需要设置多层，各层之间可通过第二通孔进行连接。在第二顶层介质层和第二粘合层中设置有第二金属键合点402；第二金属键合点402通过第二通孔413连接第二后道金属互连层412，第二后道金属互连层412再连接第二芯片400中各像素单元的对应电路。所述第二金属键合点的顶部表面与第二粘合层的顶部表面平齐，以利于与第一芯片进行粘合。

在第二顶层介质层、第二粘合层中垂直设有与第一芯片中每个电容下极板308一一对应的第一顶层金属404；在每两个第一顶层金属404之间还设有与第一芯片中每个电容上极板309一一对应的第二顶层金属405。从而第一顶层金属404和第二顶层金属405也像电容下极板308和电容上极板309一样地交替间隔设置若干对。每个第二顶层金属405的下端分别通过一个设置在第二后道介质层中的第三通孔406共同连接同样设于第二后道介质层中的电容上极板引出414。各第一顶层金属、第二顶层金属的上端表面与第二粘合层的顶部表面平齐，以利于与第一芯片进行粘合。

请继续参阅图3。所述第一金属键合点311的底部表面与第二金属键合点402的顶部表面相连接，所述电容下极板308的下端表面与第一顶层金属404的上端表面相连接，所述电容上极板309的下端表面与第二顶层金属405的上端表面相连接，所述第一粘合层312的底部表面与第二粘合层401的顶部表面相连接；从而实现第一芯片300与第二芯片400的粘合及电连接。

每个像素单元中，由上述的一组电容下极板308(包括第一顶层金属404)及其电容下极板引出306、电容上极板309(包括第二顶层金属405和第三通孔406)及其电容上极板引出414在第一芯片和第二芯片的后道介质层305和408中构成一个垂直结构的金属间电容。此金属间电容的各电容下极板和电容上极板按叉指状进行交替排列，可大幅增加电容的有效面积，从而可成倍增加全局曝光像素单元的存储电容值。

作为一优选的实施方式，可将所述电容下极板引出与第一后道金属互连层中的第一层金属互连层同层设置，并将所述电容上极板引出与第二后道金属互连层的最上层金属互连层同层设置。这样可在一定的芯片占用面积下，最大程度地增加电容的有效面积。

所述电容下极板引出306使用不透光的金属制作，可在竖直方向上将各电容下极板308(包括第一顶层金属404)、上极板309(包括第二顶层金属405和第三通孔406)、电容上极板引出414进行光线的遮蔽，将来自其上方的光线完全遮挡，从而避免了穿透第一硅衬底302和第一后道介质层305的入射光线对电容存储信号的影响。

同时，由于在第一芯片和第二芯片的后道介质层中使用了上述垂直电容结构，从而无需再在光电二极管周围使用原有的mos电容结构，因此光电二极管304的感光区域可以增加至原来mos电容占据的位置，因此提高了像素单元的灵敏度。

还可在所述电容上极板309的上端与电容下极板引出306的下表面之间设置第一刻蚀阻挡层307，以对电容上极板309和电容下极板引出306进行有效阻断。第一刻蚀阻挡层307可在第一后道金属互连层的每层进行设置。同样地，可在所述第一顶层金属404的下端表面与电容上极板引出414的上表面之间设置第二刻蚀阻挡层407，以对第一顶层金属404和电容上极板引出414进行有效阻断。第二刻蚀阻挡层407可在第二后道金属互连层的每层进行设置。

水平设置的电容下极板引出306和电容上极板引出414自身也构成一对电容结构，并与垂直设置的电容下极板308、第一顶层金属404和电容上极板309、第二顶层金属405、第三通孔406一起组成本发明的立体垂直电容结构。

下面将结合具体实施方式，对本发明的一种上述的低噪声高灵敏度全局像素单元结构的形成方法进行详细说明。

请参阅图4-图10，图4-图10是根据本发明一较佳实施例的一种低噪声高灵敏度全局像素单元结构的形成方法制备全局像素单元结构时的工艺步骤示意图。如图4-图10所示，本发明的一种上述的低噪声高灵敏度全局像素单元结构的形成方法，包括第一芯片300、第二芯片400的制备及连接。

所述第一芯片300的制备包括：

请参阅图4。首先，提供一第一硅衬底302，在所述第一硅衬底302上可使用常规的cmos前道制造工艺形成构成像素单元结构的光电二极管304、传输晶体管栅极303等结构。

接着，在所述第一硅衬底表面形成第一后道介质层305，并使用cmos后道制造工艺在所述第一后道介质层中形成多层第一后道金属互连层314及与其对应的第一通孔313，以及形成电容下极板引出306结构。其中，可在第一后道金属互连层中的第一层金属互连层同层制备电容下极板引出。并且，可至少在电容下极板引出的表面覆盖一层第一刻蚀阻挡层307，作为后续刻蚀电容上极板沟槽时的刻蚀阻挡层。第一刻蚀阻挡层可在第一后道金属互连层的每层进行设置。

然后，在所述第一后道介质层上可使用化学气相淀积工艺依次全片淀积第一顶层介质层310和第一粘合层312。其中，第一顶层介质层通常可使用二氧化硅等介质材料，厚度根据工艺的不同可在到之间；第一粘合层可以是氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或其几种组合的复合结构，厚度可在到之间，可良好用于后续两颗堆叠芯片之间的粘合。

请参阅图5。接下来，在第一顶层介质层和第一粘合层中可通过大马士革工艺形成用于形成第一金属键合点的沟槽315图形。

请参阅图6。然后，可通过光刻和刻蚀工艺，在第一粘合层、第一顶层介质层和第一后道介质层中形成用于形成后续垂直电容结构的沟槽结构，包括形成用于形成电容下极板的沟槽316结构和用于形成电容上极板的沟槽317结构。其中，电容下极板沟槽316、电容上极板沟槽317的底部可通过选择性刻蚀停止在位于电容下极板引出上的第一刻蚀阻挡层307上。

请参阅图7。随后，可通过光刻和刻蚀工艺，对电容下极板沟槽316继续进行刻蚀(对电容上极板沟槽317进行保护)，将电容下极板沟槽316底部的第一刻蚀阻挡层307材料全部去除，使刻蚀停止在电容下极板引出306上。

请参阅图8。然后，在电容下极板沟槽316、电容上极板沟槽317和第一金属键合点沟槽315内进行金属的填充，例如进行金属铜的电镀，形成电容下极板308、电容上极板309和第一金属键合点311。接着，可通过化学机械抛光，形成平坦化的第一粘合层312表面。

这样，即可利用之前形成的大面积的电容下极板引出，来作为电容下极板的电性引出结构以及作为有效的挡光结构。

所述第二芯片400的制备包括：

请参阅图9。首先，提供一第二硅衬底409，在所述第二硅衬底409上可使用常规的cmos前道制造工艺，形成各像素单元的信号控制、读出和处理电路，包括形成浅槽隔离410、数字和模拟电路晶体管411等结构。

接着，在所述第二硅衬底表面形成第二后道介质层408，使用cmos后道制造工艺在所述第二后道介质层中形成多层第二后道金属互连层412及与其对应的第二通孔413，并可在第二后道金属互连层的最上层金属互连层同层制备电容上极板引出414，以及形成连接在电容上极板引出上表面上的第三通孔406结构。并且，可至少在电容上极板引出414的表面覆盖一层第二刻蚀阻挡层407，作为后续刻蚀第一顶层金属沟槽时的刻蚀阻挡层。第二刻蚀阻挡层可在第二后道金属互连层的每层进行设置。

接下来，可使用化学气相淀积工艺，在所述第二后道介质层上依次全片淀积第二顶层介质层403和第二粘合层401。其中，所述第二顶层介质层材料可使用二氧化硅等介质材料，其厚度可根据工艺的不同控制在到之间；第二粘合层材料可以是氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或其几种组合的复合结构，厚度可在到之间，用于后续两颗堆叠芯片之间的粘合。

然后，在第二顶层介质层和第二粘合层中可通过大马士革工艺形成用于形成第二金属键合点的沟槽图形(即图示第二金属键合点402所占据的空间)。

接下来，可通过光刻和刻蚀工艺，在第二粘合层、第二顶层介质层中形成用于形成第一顶层金属、第二顶层金属的沟槽结构(即图示第一顶层金属404、第二顶层金属405所占据的空间)。

随后，可通过光刻和刻蚀工艺，对第二顶层金属沟槽(即图示第二顶层金属405所占据的空间)继续进行刻蚀，并使刻蚀停止在第三通孔406上。

然后，在第一顶层金属、第二顶层金属沟槽和第二金属键合点沟槽内进行金属的填充，例如进行金属铜的电镀，形成第一顶层金属404、第二顶层金属405和第二金属键合点402。接着，可通过化学机械抛光，形成平坦化的第二粘合层401表面。

这样，电容上极板通过第二顶层金属、第三通孔就与之前形成的大面积的电容上极板引出相连接，并以电容上极板引出作为电容上极板的电性引出结构。

请参阅图10。接下来，将上述第一芯片300的第一粘合层312表面与第二芯片400的第二粘合层401表面相对，并使第一金属键合点311图形与第二金属键合点402图形对准，以及使电容下极板308图形与第一顶层金属404图形对准、电容上极板309图形与第二顶层金属405图形对准；然后，进行第一芯片300、第二芯片400的堆叠和退火，分别通过第一粘合层312和第二粘合层401、第一金属键合点311和第二金属键合点402、电容下极板308和第一顶层金属404、电容上极板309和第二顶层金属405将第一芯片和第二芯片粘合在一起，从而在第一芯片和第二芯片的后道介质层中形成完整的用于全局曝光像素单元电荷存储的电容结构，并形成第一芯片与第二芯片之间的电连接。

之后，可先使用背照式工艺的硅衬底减薄工艺，通过研磨对第一芯片的第一硅衬底302背面进行减薄，将第一硅衬底的厚度从最初的例如700μm至900μm减薄到所需要的例如1μm至10μm左右。

最后，在减薄后的在第一硅衬底背面全片淀积隔离层金属，淀积的金属材料通常采用金属铝或钨；然后，可通过光刻和刻蚀工艺对隔离层金属进行图形化，形成如图3所示的像素单元之间的金属隔离301结构，用以防止像素单元之间的串扰。

综上所述，本发明通过采用背照工艺和3d堆叠方式，在第一芯片和第二芯片后道介质层中的互连金属之间形成交替排列的垂直电容结构，以取代原有位于第一芯片硅衬底中的mos电容，使电容的面积可以占据除了用于第一芯片和第二芯片连接的正常金属键合点以外的全部区域，因此可以大幅增加电容的有效面积，从而增加了全局曝光像素单元的存储电容值，并有效降低了读出噪声；同时，由于在电容上、下极板上方使用了不透光的电容下极板引出结构，因而避免了穿透硅衬底和后道介质层的入射光线对电容存储信号的影响；此外，由于无需再在第一芯片的硅衬底中形成mos电容结构，因而光电二极管的感光区域可以增加至原来mos电容占据的位置，从而提高了像素单元的灵敏度。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。