半导体器件的制造方法与流程

本发明涉及半导体器件的制造方法，例如涉及有效适用于使用了soi(silicononinsulator：绝缘体上硅)衬底的半导体器件的制造技术。

背景技术：

为了制造半导体器件，在半导体衬底上形成元件隔离区域，在由元件隔离区域规定出的半导体衬底的活性区域形成misfet(metalinsulatorsemiconductorfieldeffecttransistor：金属绝缘体半导体场效应晶体管)等半导体元件，在半导体衬底上形成多层布线结构。另外，有使用soi衬底作为半导体衬底的技术。

在jp特开2002-9144号公报(专利文献1)、jp特开2004-363121号公报(专利文献2)、jp特开2006-222329号公报(专利文献3)以及jp特表2007-526652号公报(专利文献4)中，记载了与具有sti(shallowtrenchisolation：浅沟道隔离)的半导体器件相关的技术。

现有技术文献

专利文献

专利文献1：jp特开2002-9144号公报

专利文献2：jp特开2004-363121号公报

专利文献3：jp特开2006-222329号公报

专利文献4：jp特表2007-526652号公报

技术实现要素：

在使用soi衬底来制造的半导体器件中，期望提高可靠性。

其他问题及新特征，可由本说明书的记述以及附图得以明确。

根据一实施方式，半导体器件的制造方法包括：(a)工序，准备衬底，该衬底具有半导体衬底、所述半导体衬底上的绝缘层、所述绝缘层上的半导体层、所述半导体层上的第一绝缘膜、贯穿所述第一绝缘膜、所述半导体层以及所述绝缘层而到达所述半导体衬底的沟槽、埋设在所述沟槽内的元件隔离区域。所述绝缘层、所述第一绝缘膜和所述元件隔离区域由相同材料构成。半导体器件的制造方法还包括：(b)工序，在所述(a)工序后，通过蚀刻来除去所述衬底的第一区域的所述第一绝缘膜而使所述第一区域的所述半导体层露出，并使所述衬底的第二区域的所述第一绝缘膜留下来；(c)工序，在所述(b)工序后，通过蚀刻来除去所述第一区域的所述半导体层，使所述第一区域的所述绝缘层露出。半导体器件的制造方法还包括：(d)工序，在所述(c)工序后，通过蚀刻使所述第一区域的所述绝缘层的厚度和所述第二区域的所述第一绝缘膜的厚度变薄；(e)工序，在所述(d)工序后，对所述第二区域的所述半导体衬底离子注入杂质，来形成第一半导体区域。半导体器件的制造方法还包括：(f)工序，在所述(e)工序后，通过蚀刻来除去所述第一区域的所述绝缘层和所述第二区域的所述第一绝缘膜，使所述第一区域的所述半导体衬底和所述第二区域的所述半导体层露出。半导体器件的制造方法还包括：(g)工序，在所述(f)工序后，在所述第一区域的所述半导体衬底上形成第一晶体管，在所述第二区域的所述半导体层上形成第二晶体管。在所述(c)工序中，使用第一蚀刻液，通过湿法蚀刻来除去所述第一区域的所述半导体层；在所述(d)工序中，使用与所述第一蚀刻液不同的第二蚀刻液，对所述第一区域的所述绝缘层和所述第二区域的所述第一绝缘膜进行湿法蚀刻。使用了所述第一蚀刻液时的所述第一绝缘膜以及所述绝缘层的蚀刻速度，比使用了所述第一蚀刻液时的所述半导体层的蚀刻速度小；使用了所述第二蚀刻液时的所述第一绝缘膜以及所述绝缘层的蚀刻速度，比使用了所述第一蚀刻液时的所述第一绝缘膜以及所述绝缘层的蚀刻速度大。

另外，根据另一实施方式，半导体器件的制造方法包括：(a)工序，准备衬底，该衬底具有半导体衬底、所述半导体衬底上的绝缘层、所述绝缘层上的半导体层、所述半导体层上的第一绝缘膜、将所述第一绝缘膜、所述半导体层以及所述绝缘层贯穿而到达所述半导体衬底的沟槽、埋设在所述沟槽内的元件隔离区域。所述绝缘层、所述第一绝缘膜和所述元件隔离区域由氧化硅构成。半导体器件的制造方法还包括：(b)工序，在所述(a)工序后，通过蚀刻来除去所述衬底的第一区域的所述第一绝缘膜而使所述第一区域的所述半导体层露出，并使所述衬底的第二区域的所述第一绝缘膜留下来；(c)工序，在所述(b)工序后，使用apm液，通过湿法蚀刻来除去所述第一区域的所述半导体层，使所述第一区域的所述绝缘层露出。半导体器件的制造方法还包括：(d)工序，在所述(c)工序后，使用氢氟酸，对所述第一区域的所述绝缘层和所述第二区域的所述第一绝缘膜进行湿法蚀刻，使所述第一区域的所述绝缘层的厚度和所述第二区域的所述第一绝缘膜的厚度变薄；(e)工序，在所述(d)工序后，对所述第二区域的所述半导体衬底离子注入杂质，形成第一半导体区域。半导体器件的制造方法还包括：(f)工序，在所述(e)工序后，使用氢氟酸，通过湿法蚀刻来除去所述第一区域的所述绝缘层和所述第二区域的所述第一绝缘膜，使所述第一区域的所述半导体衬底和所述第二区域的所述半导体层露出。半导体器件的制造方法还包括：(g)工序，在所述(f)工序后，在所述第一区域的所述半导体衬底上形成第一晶体管，在所述第二区域的所述半导体层上形成第二晶体管。

发明效果

根据本实施方式，能够提高半导体器件的可靠性。

附图说明

图1是表示一实施方式的半导体器件的制造工序的工艺流程图。

图2是表示接着图1的半导体器件的制造工序的工艺流程图。

图3是一实施方式的半导体器件的制造工序中的主要部分剖视图。

图4是接着图3的半导体器件的制造工序中的主要部分剖视图。

图5是接着图4的半导体器件的制造工序中的主要部分剖视图。

图6是接着图5的半导体器件的制造工序中的主要部分剖视图。

图7是接着图6的半导体器件的制造工序中的主要部分剖视图。

图8是接着图7的半导体器件的制造工序中的主要部分剖视图。

图9是接着图8的半导体器件的制造工序中的主要部分剖视图。

图10是接着图9的半导体器件的制造工序中的主要部分剖视图。

图11是接着图10的半导体器件的制造工序中的主要部分剖视图。

图12是接着图11的半导体器件的制造工序中的主要部分剖视图。

图13是接着图12的半导体器件的制造工序中的主要部分剖视图。

图14是接着图13的半导体器件的制造工序中的主要部分剖视图。

图15是接着图14的半导体器件的制造工序中的主要部分剖视图。

图16是接着图15的半导体器件的制造工序中的主要部分剖视图。

图17是接着图16的半导体器件的制造工序中的主要部分剖视图。

图18是接着图17的半导体器件的制造工序中的主要部分剖视图。

图19是接着图18的半导体器件的制造工序中的主要部分剖视图。

图20是接着图19的半导体器件的制造工序中的主要部分剖视图。

图21是接着图20的半导体器件的制造工序中的主要部分剖视图。

图22是接着图21的半导体器件的制造工序中的主要部分剖视图。

图23是接着图22的半导体器件的制造工序中的主要部分剖视图。

图24与图23相同是半导体器件的制造工序中的主要部分俯视图。

图25与图23相同是半导体器件的制造工序中的主要部分俯视图。

图26是接着图23的半导体器件的制造工序中的主要部分剖视图。

图27是接着图26的半导体器件的制造工序中的主要部分剖视图。

图28是接着图27的半导体器件的制造工序中的主要部分剖视图。

图29是接着图28的半导体器件的制造工序中的主要部分剖视图。

图30是接着图29的半导体器件的制造工序中的主要部分剖视图。

图31是接着图30的半导体器件的制造工序中的主要部分剖视图。

图32是接着图31的半导体器件的制造工序中的主要部分剖视图。

图33是接着图32的半导体器件的制造工序中的主要部分剖视图。

图34是接着图33的半导体器件的制造工序中的主要部分剖视图。

图35是接着图34的半导体器件的制造工序中的主要部分剖视图。

图36是接着图35的半导体器件的制造工序中的主要部分剖视图。

图37是接着图36的半导体器件的制造工序中的主要部分剖视图。

图38是接着图37的半导体器件的制造工序中的主要部分剖视图。

图39是第一研究例的半导体器件的制造工序中的主要部分剖视图。

图40是接着图39的第一研究例的半导体器件的制造工序中的主要部分剖视图。

附图标记说明

1soi衬底

1asoi区域

1b体区域

1c衬底

bx绝缘层

cp1、cp2覆盖绝缘膜

cpz绝缘膜

ct接触孔

dt凹陷部(divot)

ep半导体层

ex1、ex2n^-型半导体区域

ge1、ge2栅电极

gf1、gf2栅极绝缘膜

gp半导体区域

il1，il2绝缘膜

lm，lm1层叠膜

lt1、lt2层叠体

m1布线

p1离子注入

pg插塞

ps硅膜

pr1、pr2、pr3、pr4、pr5光致抗蚀图案

pwp型阱

sb半导体衬底

sd1、sd2n⁺型半导体区域

sl金属硅化物层

sm、sm1半导体层

st元件隔离区域

sw1、sw2，sw3侧壁间隔物

sz1、sz2绝缘膜

tr沟槽

zm1、zm2、zm3绝缘膜

具体实施方式

在以下的实施方式中，有时为了方便而在有需要时分为多个部分或实施方式进行说明，但除了特别言明的情况之外，这些部分或实施方式并非是互相无关的，而是存在一方是另一方的一部分或全部的变形例、详细说明、补充说明等的关系。另外，在以下的实施方式中，在提到要素的数等(包括个数、数值、数量、范围等)时，除了特别言明的情况以及在原理上明确限定于特定数等的情况之外，均不限定于该特定数，可以是特定数以上还可以是特定数以下。进而，在以下的实施方式中，就其构成要素(也包括要素步骤等)而言，除了特别言明的情况以及在原理上明确可认为该要素为必须等的情况之外，这些要素都不一定是必须的。同样地，在以下的实施方式中，在提到构成要素等的形状、位置关系等时，除了特别言明的情况以及在原理上可认为明显并非如此等的情况之外，都包括实质上与其形状等近似或类似的结构等。这一点对于上述数值以及范围也是同样的。

以下，基于附图来详细说明实施方式。此外，在用于说明实施方式的全部附图中，对于具有相同功能的部件标注同一附图标记，省略其重复说明。另外，在以下的实施方式中，除了特别需要的情况之外，原则上不对同一或同样的部分进行重复说明。

另外，在实施方式所用的附图中，即使在剖视图中，也有时为了容易观察附图而省略阴影线。另外，即使在俯视图中，也有时为了容易观察附图而标注阴影线。

(实施方式)

＜关于半导体器件的制造工序＞

参照附图来说明本实施方式的半导体器件的制造工序。图1以及图2是表示本发明的一实施方式的半导体器件的制造工序的工艺流程图。图3～图38是本发明的一实施方式的半导体器件的制造工序中的主要部分剖视图或主要部分俯视图。此外，图3～图38中，图3～图23以及图26～图38是主要部分剖视图，图24以及图25是主要部分俯视图。

首先，如图3所示，准备(备好)soi(soi：silicononinsulator)衬底1(图1的步骤s1)。

soi衬底1具有：作为支承衬底的半导体衬底(支承衬底)sb、形成在半导体衬底sb的主面上的绝缘层(埋设绝缘膜)bx、以及形成在绝缘层bx的上表面上的半导体层sm。

半导体衬底sb是对绝缘层bx和与绝缘层bx相比位于上方的结构进行支承的支承衬底，但也是半导体衬底。半导体衬底sb优选为单晶硅衬底，例如由p型的单晶硅构成。例如，能够由具有1～10ωcm左右的电阻率的单晶硅来形成半导体衬底sb。半导体衬底sb的厚度例如能够设为700～750μm左右。绝缘层bx优选为氧化硅膜，绝缘层bx的厚度例如能够设为10～20nm左右。在绝缘层bx是氧化硅膜的情况下，也能够将绝缘层bx视为埋设氧化膜，即box(buriedoxide：隐埋氧化物)层。半导体层sm由单晶硅等构成。例如，能够由具有1～10ωcm左右的电阻率的单晶硅来形成半导体层sm。与作为支承衬底的半导体衬底sb的厚度相比，半导体层sm的厚度薄，半导体层sm的厚度例如能够设为15～25nm左右。由这些半导体衬底sb、绝缘层bx以及半导体层sm来形成soi衬底1。

此外，soi衬底1具有soi区域1a和体区域1b(bulkregion)，soi区域1a是在完成半导体器件为止维持soi结构的区域(平面区域)，体区域1b是之后除去半导体层sm以及绝缘层bx而变为不是soi结构的区域(平面区域)。soi区域1a与体区域1b是互不相同的区域(平面区域)。另外，在soi结构时，优选对绝缘层上的半导体层使用硅层(单晶硅层)，但并不限于此，有时也能够使用单晶硅以外的半导体层。

另外，在soi衬底1中，将半导体衬底sb的主面中、与绝缘层bx相接触的一侧的主面称为半导体衬底sb的上表面，将半导体衬底sb的与上表面相反一侧的主面称为半导体衬底sb的背面。另外，在soi衬底1中，将绝缘层bx的主面中、与半导体衬底sb相接触的一侧的主面称为绝缘层bx的下表面，将与半导体层sm相接触的一侧的主面称为绝缘层bx的上表面，绝缘层的上表面与下表面是互为相反侧的面。另外，将半导体层sm的主面中、与绝缘层bx相接触的一侧的主面称为半导体层sm的下表面，将半导体层sm的与下表面相反一侧的主面称为半导体层sm的上表面。

对于soi衬底1的制造方法并无限制，但例如能够通过simox(siliconimplantedoxide：注氧隔离)法制造。在simox法中，以高能量向由硅(si)构成的半导体衬底的主面离子注入o2(氧)，在之后的热处理中使si(硅)与氧结合，在比半导体衬底的表面稍深的位置形成由氧化硅构成的绝缘层bx。此时，留在绝缘层bx上的硅(si)的薄膜成为半导体层sm，绝缘层bx下的半导体衬底成为半导体衬底sb。另外，也可以通过贴合法来形成soi衬底1。在贴合法中，例如，对由硅(si)构成的第一半导体衬底的表面进行氧化而形成绝缘层bx，然后在高温下，在该第一半导体衬底上压接由硅(si)构成的第二半导体衬底，从而实现贴合，之后，使第二半导体衬底薄膜化。此时，留在绝缘层bx上的第二半导体衬底的薄膜成为半导体层sm，绝缘层bx下的第一半导体衬底成为半导体衬底sb。还能够使用其他方法、例如智能剥离工艺(smartcutprocess)等来制造soi衬底1。

接着，如图4所示，在soi衬底1的主面上，即半导体层sm的上表面上，形成绝缘膜(垫绝缘膜)zm1(图1的步骤s2)。绝缘膜zm1由与绝缘层bx相同的材料构成。在绝缘层bx由氧化硅构成的情况下，绝缘膜zm1也由氧化硅构成。绝缘膜zm1例如能够通过cvd(chemicalvapordeposition：化学气相沉积)法等来形成。对于绝缘膜zm1的形成膜厚，优选设定为绝缘层bx的厚度和后述的步骤s10中的soi区域1a的绝缘膜zm1的蚀刻厚度(蚀刻量)的合计值。

接着，在绝缘膜zm1上形成绝缘膜zm2(图1的步骤s3)。绝缘膜zm2由与绝缘膜zm1不同的材料构成。在绝缘层bx以及绝缘膜zm1由氧化硅构成的情况下，优选绝缘膜zm2由氮化硅构成。另外，绝缘膜zm2由也与后述的绝缘膜zm3不同的材料构成。绝缘膜zm2例如能够使用cvd法等形成。绝缘膜zm2的形成膜厚例如能够设为80～120nm左右。

通过到此为止的工序(步骤s1～s3)，准备出了这样的衬底：其具有半导体衬底sb、半导体衬底sb上的绝缘层bx、绝缘层bx上的半导体层sm、半导体层sm上的绝缘膜zm1、绝缘膜zm1上的绝缘膜zm2。

接着，如图5所示，形成沟槽tr(图1的步骤s4)。沟槽tr是用于形成后述的元件隔离区域st的沟槽，即，是元件隔离用的沟槽。

能够以如下方式来形成沟槽tr。即，首先，利用光刻技术在绝缘膜zm2上形成光致抗蚀图案(未图示)。该光致抗蚀图案具有这样的图案(平面形状)：其使预定形成沟槽tr的区域的绝缘膜zm2露出，并覆盖其以外的区域的绝缘膜zm2。然后，使用该光致抗蚀图案作为蚀刻掩模来对绝缘膜zm2进行蚀刻(优选干法蚀刻)从而进行图案化。由此，选择性地除去预定形成沟槽tr的区域的绝缘膜zm2。然后，在除去该光致抗蚀图案之后，使用绝缘膜zm2作为蚀刻掩模(硬掩模)，对绝缘膜zm1、半导体层sm、绝缘层bx以及半导体衬底sb进行蚀刻(优选干法蚀刻)，从而能够形成沟槽tr。

沟槽tr贯穿绝缘膜zm2、绝缘膜zm1、半导体层sm以及绝缘层bx，沟槽tr的底部(底面)到达半导体衬底sb。即，沟槽tr的底部(底面)位于半导体衬底sb的厚度的途中。因此，沟槽tr的底面与绝缘层bx的下表面相比位于下方，在沟槽tr的底部露出半导体衬底sb。沟槽tr的深度例如能够设为250～300nm左右。

接着，如图6所示，在绝缘膜zm2上，以填埋沟槽tr内的方式形成绝缘膜zm3(图1的步骤s5)。绝缘膜zm3是元件隔离区域st形成用的绝缘膜，优选为氧化硅膜。因此，绝缘膜zm3、绝缘膜zm1和绝缘层bx由相同材料构成，优选都由氧化硅构成。能够利用cvd法等来形成绝缘膜zm3。优选将绝缘膜zm3的形成膜厚设定为足以用该绝缘膜zm3将沟槽tr内填埋(填满)的膜厚。

接着，如图7所示，利用cmp(chemicalmechanicalpolishing：化学机械研磨)法等来对绝缘膜zm3进行研磨(研磨处理)，从而除去沟槽tr的外部的绝缘膜zm3，使沟槽tr内留下绝缘膜zm3(图1的步骤s6)。由此，如图7所示，能够形成由埋设在沟槽tr内的绝缘膜zm3构成的元件隔离区域st。元件隔离区域st形成在沟槽tr内。

在进行步骤s6的研磨处理时，绝缘膜zm2发挥研磨阻挡膜的功能。即，在步骤s6中，能够通过以绝缘膜zm2比绝缘膜zm3更难被研磨的条件进行研磨处理，来使绝缘膜zm2发挥研磨阻挡膜的功能。换言之，在步骤s6中，能够通过以绝缘膜zm2的研磨速度比绝缘膜zm3的研磨速度小(慢)的条件进行研磨处理，来使绝缘膜zm2发挥研磨阻挡膜的功能。为了能够使绝缘膜zm2发挥研磨阻挡膜的功能，需要使绝缘膜zm2由与绝缘膜zm3不同的材料形成。在绝缘膜zm3由氧化硅构成的情况下，优选绝缘膜zm2由氮化硅构成。在步骤s6的研磨处理结束的阶段，绝缘膜zm2的上表面露出，成为在沟槽tr内埋设有元件隔离区域st的状态，但也如图7所示，元件隔离区域st的上表面位于与绝缘膜zm2的上表面大致相同的高度位置。

接着，如图8所示，对元件隔离区域st的上表面进行湿法蚀刻，由此使元件隔离区域st的上表面的高度位置降低(图1的步骤s7)。由此，元件隔离区域st的上表面的高度比绝缘膜zm2的上表面低规定的距离(高度方向的距离)。在此时的湿法蚀刻中，优选使用氢氟酸(氟化氢酸)。在该湿法蚀刻结束的阶段，元件隔离区域st的上表面的高度位置虽然比绝缘膜zm2的上表面低，但与绝缘膜zm1的上表面的高度位置大致相同或者比绝缘膜zm1的上表面高，更优选比绝缘膜zm1的上表面高。

此外，在本申请中，提及“氢氟酸”时，也包括稀释氢氟酸(稀氢氟酸)。

接着，如图9所示，通过蚀刻来除去绝缘膜zm2(图1的步骤s8)。此时，能够使绝缘膜zm1发挥蚀刻阻挡膜的功能。在步骤s8中，优选以绝缘膜zm1以及元件隔离区域st比绝缘膜zm2更难被蚀刻的条件，通过蚀刻来除去绝缘膜zm2。换言之，优选以绝缘膜zm1以及元件隔离区域st各自的蚀刻速度比绝缘膜zm2的蚀刻速度小的条件，通过蚀刻来除去绝缘膜zm2。由此，能够在抑制或防止绝缘膜zm1以及元件隔离区域st被蚀刻的同时，选择性地蚀刻并除去绝缘膜zm2。

此外，蚀刻速度(蚀刻率)小与蚀刻速度慢同义，还与蚀刻速度低同义。另外，蚀刻速度大与蚀刻速度快同义，还与蚀刻速度高同义。在容易蚀刻的情况下，蚀刻速度大，在不易蚀刻的情况下，蚀刻速度小。

另外，在步骤s8的蚀刻中，优选使用湿法蚀刻。绝缘膜zm2由氮化硅构成，在绝缘膜zm1以及元件隔离区域st由氧化硅构成的情况下，作为在步骤s8的湿法蚀刻中采用的蚀刻液，优选使用热磷酸(加热的磷酸)。当在步骤s8中通过蚀刻而除去了绝缘膜zm2时，绝缘膜zm1的上表面露出。即，在步骤s8中，在soi区域1a和体区域1b双方，绝缘膜zm2都被除去而使绝缘膜zm1的上表面露出。

这样一来，能够利用sti(shallowtrenchisolation：浅沟道隔离)法来形成sti结构的元件隔离区域st。在准备soi衬底1的阶段，在半导体衬底sb的上表面的整个面上，隔着绝缘层bx而形成了半导体层sm，但一旦形成元件隔离区域st后，半导体层sm就被划分为分别由元件隔离区域st围起来的多个区域(活性区域)。

沟槽tr以及填埋该沟槽tr的元件隔离区域st贯穿绝缘膜zm1、半导体层sm以及绝缘层bx，其底部到达半导体衬底sb，元件隔离区域st的下部位于半导体衬底sb内。即，成为如下状态：在跨越绝缘膜zm1、半导体层sm、绝缘层bx以及半导体衬底sb而形成的沟槽tr中埋设有元件隔离区域st。因此，元件隔离区域st的一部分与绝缘层bx的下表面相比位于下方。即，元件隔离区域st的底面(下表面)位于比绝缘层bx的下表面更深的位置，元件隔离区域st的一部分(下部)从绝缘层bx的下表面向下方侧突出。

在该阶段，soi区域1a与体区域1b具有相同结构。即，soi区域1a和体区域1b具有从下往上按顺序在半导体衬底sb上层叠有绝缘层bx、半导体层sm和绝缘膜zm1的结构。在俯视下，在soi区域1a与体区域1b之间，隔着(配置有)元件隔离区域st。换言之，在俯视下，在soi区域1a与体区域1b的边界配置有元件隔离区域st。

接着，如图10所示，利用光刻技术在绝缘膜zm1上形成覆盖soi区域1a并且使体区域1b露出的光致抗蚀图案(抗蚀图案，掩模层)pr1，来作为掩模层。soi区域1a的绝缘膜zm1被光致抗蚀图案pr1覆盖，而体区域1b的绝缘膜zm1不被光致抗蚀图案pr1覆盖而是露出。光致抗蚀图案pr1的端部(侧面)位于设在soi区域1a与体区域1b之间的元件隔离区域st上。

此外，光刻技术是如下这样的技术：通过涂布法等在半导体衬底的主面整个面上形成光致抗蚀膜，然后对该光致抗蚀膜进行曝光、显影，来进行图案化，从而得到所期望的光致抗蚀图案。

接着，如图11所示，使用光致抗蚀图案pr1作为蚀刻掩模，通过蚀刻来除去体区域1b的绝缘膜zm1(图2的步骤s9)。在该步骤s9中，优选以半导体层sm比绝缘膜zm1更难被蚀刻的条件，通过蚀刻来除去绝缘膜zm1。换言之，在步骤s9中，优选以半导体层sm的蚀刻速度比绝缘膜zm1的蚀刻速度小(慢)的条件，通过蚀刻来除去绝缘膜zm1。由此，能够通过蚀刻来除去体区域1b的绝缘膜zm1，并且使半导体层sm发挥蚀刻阻挡层的功能。另外，在步骤s9的蚀刻中，优选使用湿法蚀刻。在绝缘膜zm1由氧化硅构成的情况下，作为在步骤s9的湿法蚀刻中使用的蚀刻液，优选使用氢氟酸。在体区域1b中，当通过蚀刻除去绝缘膜zm1后，半导体层sm的上表面露出。另一方面，在soi区域1a中，绝缘膜zm1被光致抗蚀图案pr1覆盖，因此不会被蚀刻而是留下来。另外，元件隔离区域st中被光致抗蚀图案pr1覆盖的区域不会被蚀刻，而元件隔离区域st中未被光致抗蚀图案pr1覆盖而露出的区域能够被蚀刻与体区域1b中的绝缘膜zm1的蚀刻厚度(蚀刻量)相同程度。之后，如图12所示，通过灰化(ashing)等来除去光致抗蚀图案pr1。

在该阶段，如图12所示，在soi区域1a中，成为绝缘膜zm1被留下来并且绝缘膜zm1的上表面露出的状态，另一方面，在体区域1b中，成为绝缘膜zm1被除去而使半导体层sm的上表面露出的状态。

接着，如图13所示，通过蚀刻来除去体区域1b的半导体层sm(图2的步骤s10)。在该步骤s10中，优选以绝缘层bx、绝缘膜zm1以及元件隔离区域st比半导体层sm更难被蚀刻的条件通过蚀刻来除去体区域1b的半导体层sm。换言之，在步骤s10中，优选以绝缘层bx、绝缘膜zm1以及元件隔离区域st各自的蚀刻速度比半导体层sm的蚀刻速度小(慢)的条件，通过蚀刻来除去体区域1b的半导体层sm。由此，能够通过蚀刻来除去体区域1b的半导体层sm，并且使体区域1b的绝缘层bx发挥蚀刻阻挡层的功能，另外，能够抑制或防止元件隔离区域st和soi区域1a的绝缘膜zm1被蚀刻。另外，能够在步骤s10的蚀刻中优选使用湿法蚀刻。能够在半导体层sm由硅构成，并且绝缘层bx、绝缘膜zm1以及元件隔离区域st由氧化硅构成的情况下，作为在步骤s10的湿法蚀刻中采用的蚀刻液，优选使用apm液(ammoniumhydrogen-peroxidemixture：氨水双氧水混合液)。apm液对应于氨水与过氧化氢的混合液。在体区域1b中，当通过蚀刻除去半导体层sm后，绝缘层bx的上表面露出。另一方面，在soi区域1a中，半导体层sm被绝缘膜zm1覆盖，因此不会被蚀刻而是留下来。

另外，在体区域1b的半导体层sm的上表面、soi区域1a的绝缘膜zm1的上表面、元件隔离区域st的上表面露出的状态下，进行步骤s10的蚀刻。因此，在步骤s10中对体区域1b的半导体层sm进行蚀刻时，也存在soi区域1a的绝缘膜zm1的表层部分被轻微蚀刻的情况，但在这样的情况下，在步骤s10的蚀刻结束的阶段，soi区域1a的绝缘膜zm1也会被留成层状，soi区域1a的半导体层sm不会露出。即，即使在步骤s10中soi区域1a的绝缘膜zm1被蚀刻了，该绝缘膜zm1的蚀刻量(蚀刻厚度)也小于在进行步骤s10之前的soi区域1a的绝缘膜zm1的厚度。另外，在步骤s10中，也能够将元件隔离区域st蚀刻与soi区域1a的绝缘膜zm1的蚀刻量(蚀刻厚度)相同程度。

在该阶段，如图13所示，在soi区域1a中，成为绝缘膜zm1留成层状而绝缘膜zm1的上表面露出的状态，另一方面，在体区域1b中，成为绝缘膜zm1以及半导体层sm被除去而绝缘层bx的上表面露出的状态。

接着，如图14所示，通过对soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx进行蚀刻，来使soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄(图2的步骤s11)。能够在该步骤s11的蚀刻中优选使用湿法蚀刻。

此外，在图13中，示出了步骤s10的蚀刻结束后且步骤s11的蚀刻工序进行前的阶段；在图14中，示出了步骤s11的蚀刻工序结束后的阶段。

在步骤s10和步骤s11中，蚀刻对象不同，因此在步骤s11中使用的蚀刻液与在步骤s10中使用的蚀刻液不同。即，步骤s10是积极(有意图)地对体区域1b的半导体层sm进行蚀刻的工序，与此相对，步骤s11是积极(有意图)地对soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx进行蚀刻的工序。

在步骤s10中，以半导体层sm作为蚀刻对象，因此，使用容易蚀刻半导体层sm的蚀刻液，即，使用半导体层sm的蚀刻速度增大一定程度的蚀刻液。另一方面，在步骤s11中，以绝缘膜zm1以及绝缘层bx作为蚀刻对象，因此使用容易蚀刻绝缘膜zm1以及绝缘层bx的蚀刻液，即，使用绝缘膜zm1以及绝缘层bx的蚀刻速度在某种程度上较大的蚀刻液。

因此，在使用在步骤s11中使用的蚀刻液时的绝缘膜zm1以及绝缘层bx的蚀刻速度，比使用在步骤s10中使用的蚀刻液时的绝缘膜zm1以及绝缘层bx的蚀刻速度大(快)。即，步骤s11的蚀刻工序中的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的蚀刻速度，比步骤s10的蚀刻工序中的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的蚀刻速度大(快)。此外，绝缘膜zm1和绝缘层bx由相同材料(优选氧化硅)构成，因此，步骤s11中的绝缘膜zm1的蚀刻速度与绝缘层bx的蚀刻速度大致相同，另外，步骤s10中的绝缘膜zm1的蚀刻速度与绝缘层bx的蚀刻速度大致相同。

另外，在步骤s10的蚀刻工序中，使用半导体层sm比绝缘层bx以及绝缘膜zm1更容易被蚀刻的蚀刻液，因此，绝缘层bx以及绝缘膜zm1各自的蚀刻速度比半导体层sm的蚀刻速度小(慢)。另一方面，在步骤s11的蚀刻工序中，目的在于对绝缘层bx以及绝缘膜zm1进行蚀刻，因此，使用绝缘层bx以及绝缘膜zm1比半导体层sm更容易被蚀刻的蚀刻液，即，使用绝缘层bx以及绝缘膜zm1各自的蚀刻速度比半导体层sm的蚀刻速度大(快)的蚀刻液。

在绝缘膜zm1以及绝缘层bx由氧化硅构成的情况下，作为在步骤s11的湿法蚀刻中采用的蚀刻液，能够优选使用氢氟酸。

步骤s11的蚀刻是为了使soi区域1a的绝缘膜zm1的厚度和体区域1b的绝缘层bx的厚度变薄而进行的。因此，步骤s11的蚀刻在soi区域1a中在导致绝缘膜zm1的厚度全部被除去而半导体层sm露出之前结束，并且，在体区域1b中在导致绝缘层bx的厚度全部被除去而半导体衬底sb露出前结束。因此，在即将进行步骤s11的蚀刻前，在刚执行完步骤s11的蚀刻后，在soi区域1a中绝缘膜zm1都留成层状，在体区域1b中绝缘层bx都留成层状。因此，在即将进行步骤s11的蚀刻前，在刚执行完步骤s11的蚀刻后，在soi区域1a中半导体层sm都不露出，体区域1b中半导体衬底sb也都不露出。

刚执行完步骤s11的蚀刻后的soi区域1a的绝缘膜zm1的厚度t3，比即将进行步骤s11的蚀刻前的soi区域1a的绝缘膜zm1的厚度t1更薄(即0＜t3＜t1)。另外，刚执行完步骤s11的蚀刻后的体区域1b的绝缘层bx的厚度t4，比即将进行步骤s11的蚀刻前的体区域1b的绝缘层bx的厚度t2更薄(即0＜t4＜t2)。

此外，即将进行步骤s11的蚀刻前的结构，对应于图13；刚执行完步骤s11的蚀刻后的结构，对应于图14。因此，即将进行步骤s11的蚀刻前的soi区域1a的绝缘膜zm1的厚度t1和体区域1b的绝缘层bx的厚度t2如图13所示，刚执行完步骤s11的蚀刻后的soi区域1a的绝缘膜zm1的厚度t3和体区域1b的绝缘层bx的厚度t4如图14所示。

由于在元件隔离区域st的上表面、soi区域1a的绝缘膜zm1的上表面和体区域1b的绝缘层bx的上表面露出的状态下进行步骤s11的蚀刻，因此，在步骤s11中，通过蚀刻来除去元件隔离区域st的表层部、soi区域1a的绝缘膜zm1的表层部和体区域1b的绝缘层bx的表层部。但是，步骤s11中的soi区域1a的绝缘膜zm1的蚀刻量(蚀刻厚度)，小于即将进行步骤s11前的soi区域1a的绝缘膜zm1的厚度t1；另外，步骤s11中的体区域1b的绝缘层bx的蚀刻量(蚀刻厚度)，小于即将进行步骤s11前的体区域1b的绝缘层bx的厚度t2。因此，即使进行了步骤s11，绝缘膜zm1在soi区域1a中的半导体层sm上留成层状并且绝缘层bx在体区域1b的半导体衬底sb上留成层状的状态也会保持，在soi区域1a中半导体层sm不会露出，在体区域1b中半导体衬底sb不会露出。另外，在步骤s11中，能够将元件隔离区域st也蚀刻与soi区域1a的绝缘膜zm1的蚀刻量(蚀刻厚度)相同程度。

接着，如图15所示，利用光刻技术在soi衬底1上形成覆盖体区域1b并且使soi区域1a露出的光致抗蚀图案(抗蚀图案，掩模层)pr2，来作为掩模层。虽然体区域1b的绝缘层bx被光致抗蚀图案pr2覆盖，但soi区域1a的绝缘膜zm1不被光致抗蚀图案pr2覆盖而是露出。光致抗蚀图案pr2的端部(侧面)，位于配置在soi区域1a与体区域1b的边界处的元件隔离区域st上。

接着，用光致抗蚀图案pr2作为掩模(离子注入阻止掩模)，对soi区域1a的半导体衬底sb进行用于阈值调整的离子注入(图2的步骤s12)。在图15中用箭头示意性地示出在该步骤s12中进行的离子注入，以后称为离子注入p1。另外，在图15中，对通过离子注入p1导入了杂质的区域，标注附图标记gp而表示为半导体区域(杂质扩散层)gp。通过步骤s12中的离子注入p1，向soi区域1a的半导体衬底sb导入杂质，从而形成半导体区域gp。

离子注入p1是用于对之后在soi区域1a形成的misfet的阈值电压(阈值)进行控制的离子注入。在该离子注入p1中，期望的是，在soi区域1a中，对soi衬底1的半导体衬底sb导入杂质离子，但不对soi衬底1的半导体层sm导入杂质离子。另外，在该离子注入p1中，光致抗蚀图案pr2发挥离子注入阻止掩模的功能，因此，不会对soi衬底1的体区域1b导入杂质，因此，不会对体区域1b的半导体衬底sb以及半导体层sm导入杂质。

在离子注入p1中，优选不对soi区域1a的半导体层sm注入杂质离子，这是由于，如果在离子注入p1中对soi区域1a的半导体层sm注入了杂质离子，则会成为之后在soi区域1a形成的misfet的电学特性存在偏差的原因。

因此，优选以能够使杂质离子穿透半导体层sm的高注入能量来进行离子注入p1。离子注入p1的注入能量根据绝缘膜zm1的厚度、半导体层sm的厚度和绝缘层bx的厚度来进行调整，至少设定为杂质离子的射程(range)位于半导体衬底sb内。由此，在离子注入p1中，能够不对soi区域1a的半导体层sm注入杂质离子，而对soi区域1a的半导体衬底sb注入杂质离子。

另外，在离子注入p1中，优选的是，在soi区域1a中，对绝缘层bx之下的半导体衬底sb离子注入杂质，而对半导体衬底sb中的绝缘层bx附近的区域(与绝缘层bx相邻的区域)也注入杂质离子。即，优选使在半导体衬底sb内形成的半导体区域gp与绝缘层bx相接触(相邻)。能够利用离子注入p1的注入量(剂量)来调整该半导体区域gp的杂质浓度，由此控制之后在soi区域1a形成的misfet的阈值。因此，在所制造的半导体器件中，成为向soi区域1a的半导体衬底sb中的与绝缘层bx相邻的区域(对应于半导体区域gp)导入了杂质的状态。在离子注入p1后，除去光致抗蚀图案pr2。

在步骤s12的离子注入p1中，优选尽量不向soi衬底1的半导体层sm注入杂质离子，然而为此离子注入能量变得相当高。另外，离子注入p1的剂量也相当多，例如是一般的沟道掺杂离子注入的剂量的10倍左右。举一例来说，离子注入p1的剂量为1×10¹²～1×10¹⁴/cm²左右。因此，在离子注入p1中，在没有被上述光致抗蚀图案pr2覆盖的部分的元件隔离区域st，也会注入相当多的杂质离子。即，在离子注入p1中也会向俯视下与soi区域1a的半导体层sm相邻的区域的元件隔离区域st注入相当多的杂质离子。如果元件隔离区域st在离子注入中被注入杂质离子，则变得容易被蚀刻，在之后进行的步骤s14的蚀刻工序中蚀刻速度容易变大。但是，在本实施方式中，在步骤s11的蚀刻工序中，由于已经使soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄，因此能够在后述的步骤s14中抑制蚀刻量，由此，能够防止元件隔离区域st被过蚀刻。因此，在后述的步骤s14中，能够抑制或防止在元件隔离区域st产生后述的凹陷部(divot)dt。

此外，在步骤s6中形成了元件隔离区域st后，在步骤s11的蚀刻工序结束之前，不对soi衬底1执行离子注入工序，因此，步骤s10的蚀刻工序、步骤s11的蚀刻工序是在未对元件隔离区域st离子注入杂质的状态下进行的。另一方面，在步骤s11的蚀刻工序后，在执行步骤s14的蚀刻之前，对soi衬底1执行离子注入工序(步骤s12、s13)，因此，步骤s14的蚀刻工序是在元件隔离区域st也被离子注入了杂质的状态下进行的。

另外，在离子注入p1中，离子注入p型杂质(例如硼等)或n型杂质(例如磷或砷等)。在通过离子注入p1而离子注入了p型杂质的情况下，半导体区域gp是导入了p型杂质的p型半导体区域。另外，在通过离子注入p1而离子注入了n型杂质的情况下，半导体区域gp是导入了n型杂质的n型半导体区域。此外，在形成在soi区域1a的misfet是n沟道型misfet的情况下，更为优选通过离子注入p1而注入的杂质是p型杂质。这样一来，即使在离子注入p1中不仅半导体衬底sb被注入杂质离子而且半导体层sm也被注入了杂质离子的情况下，也不易产生与之相伴的不良情况。

半导体区域gp是为了对在soi区域1a形成的misfet的阈值电压进行控制而形成的。在所制造的半导体器件中，通过对在soi区域1a的半导体衬底sb形成的半导体区域gp施加规定的电压(电位)，能够对在soi区域1a形成的misfet的阈值电压进行控制。

另外，不期望在半导体层sm的表面(硅面)上、半导体衬底sb的表面(硅面)上直接形成光致抗蚀图案。在本实施方式中，在半导体层sm、半导体衬底sb没有露出的状态下形成光致抗蚀图案pr2，光致抗蚀图案pr2形成在元件隔离区域st上和体区域1b的绝缘层bx上，因此，光致抗蚀图案pr2不与半导体衬底sb的表面(硅面)和半导体层sm的表面(硅面)接触即可。另外，在半导体层sm、半导体衬底sb没有露出的状态下形成上述光致抗蚀图案pr1，上述光致抗蚀图案pr1形成在元件隔离区域st上和soi区域1a的绝缘膜zm1上，因此，光致抗蚀图案pr1不与半导体衬底sb的表面(硅面)和半导体层sm的表面(硅面)接触即可。另外，在半导体层sm、半导体衬底sb没有露出的状态下形成后述的光致抗蚀图案pr3，后述的光致抗蚀图案pr3形成在元件隔离区域st上和soi区域1a的绝缘膜zm1上，因此，后述的光致抗蚀图案pr3不与半导体衬底sb的表面(硅面)和半导体层sm的表面(硅面)接触即可。

在步骤s12结束的阶段，soi区域1a中，也维持绝缘膜zm1留成层状而绝缘膜zm1的上表面露出的状态，另外，在体区域1b中，维持绝缘层bx留成层状而绝缘层bx的上表面露出的状态。在soi区域1a中，半导体层sm不露出，在体区域1b中，半导体衬底sb不露出。

接着，如图16所示，利用光刻技术在soi衬底1上形成覆盖soi区域1a并且使体区域1b露出的光致抗蚀图案(抗蚀图案，掩模层)pr3，来作为掩模层。soi区域1a的绝缘膜zm1被光致抗蚀图案pr3覆盖，但体区域1b的绝缘层bx未被光致抗蚀图案pr3覆盖而是露出。光致抗蚀图案pr3的端部(侧面)位于元件隔离区域st上。

接着，用光致抗蚀图案pr3作为掩模(离子注入阻止掩模)，对体区域1b的半导体衬底sb离子注入p型杂质(例如硼等)，由此形成p型阱pw(图2的步骤s13)。

在用于形成p型阱pw的离子注入中，光致抗蚀图案pr3发挥离子注入阻止掩模的功能，因此，不向soi衬底1的soi区域1a导入杂质，因此，soi区域1a的半导体层sm以及半导体衬底sb不会被导入杂质。p型阱pw形成在体区域1b的半导体衬底sb。在步骤s13的离子注入之后，如图17所示，除去光致抗蚀图案pr3。

另外，也能够在用于形成p型阱pw的离子注入之前或之后，用光致抗蚀图案pr3作为掩模(离子注入阻止掩模)，对体区域1b的半导体衬底sb进行沟道掺杂离子注入。

另外，在此，虽然说明了在步骤s12之后执行步骤s13的情况，但作为其他方式，也能够调换步骤s12和步骤s13的顺序，在执行步骤s12之前，先执行步骤s13，然后再执行步骤s12。在该情况下，在步骤s11的蚀刻工序之后，按顺序执行光致抗蚀图案pr3形成工序、步骤s13的离子注入(p型阱pw形成工序)、光致抗蚀图案pr3除去工序、光致抗蚀图案pr2形成工序、步骤s12的离子注入p1(半导体区域gp形成工序)以及光致抗蚀图案pr2除去工序。

接着，如图18所示，通过蚀刻来除去soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx(图2的步骤s14)。

在该步骤s14中，优选以半导体层sm以及半导体衬底sb比绝缘膜zm1以及绝缘层bx更不易被蚀刻的条件，通过蚀刻来除去soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx。换言之，步骤s14中，优选以半导体层sm的蚀刻速度以及半导体衬底sb的蚀刻速度比绝缘膜zm1的蚀刻速度以及绝缘层bx的蚀刻速度小的条件，通过蚀刻来除去soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx。由此，能够在通过蚀刻来除去soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx的同时，使soi区域1a的半导体层sm和体区域1b的半导体衬底sb发挥蚀刻阻挡层的功能，能够抑制或防止soi区域1a的半导体层sm和体区域1b的半导体衬底sb被蚀刻。

在步骤s14的蚀刻中，能够优选使用湿法蚀刻。在步骤s11和步骤s14中蚀刻对象是共同的，就步骤s14的蚀刻对象而言，将绝缘膜zm1以及绝缘层bx作为蚀刻对象。因此，在步骤s14的蚀刻中，能够使用与在步骤s11中使用的蚀刻液相同种类的蚀刻液。在绝缘膜zm1以及绝缘层bx由氧化硅构成的情况下，也与步骤s11同样地，在步骤s14中能够优选使用氢氟酸来作为蚀刻液。此外，在步骤s11的蚀刻液和步骤s14的蚀刻液分别采用氢氟酸的情况下，能够存在氢氟酸的浓度在步骤s11和步骤s14中相同、以及不同的情况。

即，在步骤s14的蚀刻中使用与在步骤s11中使用的蚀刻液相同种类的蚀刻液，这意味着，在步骤s11中使用的蚀刻液是氢氟酸的情况下，在步骤s14中也使用氢氟酸；蚀刻液的浓度(在此是指氢氟酸的浓度)在步骤s11和步骤s14中可以不同。即，在提及相同种类的蚀刻液的情况下，意味着蚀刻液的种类相同，不仅包括蚀刻液的浓度相同的情况，还包括蚀刻液的浓度不同的情况。

由于步骤s14的蚀刻是在元件隔离区域st的上表面、soi区域1a的绝缘膜zm1的上表面、体区域1b的绝缘层bx的上表面露出的状态下进行的，因此在步骤s14中，通过蚀刻来除去元件隔离区域st的表层部、soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx。在soi区域1a中除去绝缘膜zm1而使半导体层sm的上表面露出，并且在体区域1b中除去绝缘层bx而使半导体衬底sb的上表面露出的阶段，结束步骤s14的蚀刻。另外，在步骤s14中，也能够将元件隔离区域st蚀刻与soi区域1a的绝缘膜zm1、体区域1b的绝缘层bx的蚀刻量(蚀刻厚度)相同程度。

在步骤s14结束的阶段，如图18所示，在soi区域1a中，成为除去绝缘膜zm1而使半导体层sm的上表面露出的状态，另一方面，在体区域1b中，成为除去绝缘层bx而使半导体衬底sb(p型阱pw)的上表面露出的状态。

这样一来，在soi衬底1上形成元件隔离区域st，在体区域1b中，除去半导体层sm和绝缘层bx而使半导体衬底sb的上表面露出(不再为soi结构)，在soi区域1a中，留下半导体层sm和绝缘层bx而保持soi结构(半导体衬底sb、绝缘层bx和半导体层sm的层叠结构)。另外，在soi区域1a的半导体衬底sb中，形成有阈值调整用的半导体区域gp。

将该阶段的soi衬底1称为衬底1c。在此，衬底1c的体区域1b，被除去半导体层sm以及绝缘层bx而由半导体衬底sb构成；衬底1c的soi区域1a被保持为soi结构(半导体衬底sb、绝缘层bx和半导体层sm的层叠结构)。以下，在提及衬底1c的主面时，与soi区域1a的半导体层sm的主面以及体区域1b的半导体衬底sb的主面同义。衬底1c具有soi区域1a和体区域1b，但能够将soi区域1a视为具有埋设了绝缘层bx的soi结构的区域，能够将体区域1b视为未埋设绝缘层bx而不具有soi结构的区域。具体地说，衬底1c的soi区域1a是具有由半导体衬底sb、半导体衬底sb上的绝缘层bx和绝缘层bx上的半导体层sm层叠而成的层叠结构(soi结构)的区域，衬底1c的体区域1b是整个厚度由半导体衬底sb构成的区域。但是，在soi区域1a以及体区域1b中，也能够包括元件隔离区域st所存在的区域。在体区域1b中，在除去半导体层sm以及绝缘层bx后，元件隔离区域st的一部分(与绝缘层bx的下表面相比位于下方的部分)以埋设于半导体衬底sb的状态留下，这成为体区域1b的元件隔离区域st。

接着，在soi区域1a和体区域1b中分别形成misfet(晶体管)等半导体元件(图2的步骤s15)。

在衬底1c的soi区域1a中，半导体层sm被划分为在俯视下被元件隔离区域st包围的多个区域(活性区域)，在各活性区域的半导体层sm形成misfet。在衬底1c的soi区域1a中，各活性区域的半导体层sm在俯视下周围被元件隔离区域st包围，下表面与绝缘层bx相邻。因此，各活性区域的半导体层sm成为被元件隔离区域st和绝缘层bx包围的状态。另外，在衬底1c的体区域1b中，半导体衬底sb被划分为在俯视下被元件隔离区域st包围的多个区域(活性区域)，在各活性区域的半导体衬底sb形成misfet。在衬底1c的体区域1b中，各活性区域在俯视下周围被元件隔离区域st包围。

下面具体说明步骤s15的一例。

首先，如图19所示，在soi区域1a的半导体层sm的上表面和体区域1b的半导体衬底sb的上表面，形成栅极绝缘膜gf1。栅极绝缘膜gf1由氧化硅膜等构成，能够用热氧化法等形成。

接着，利用光刻技术在soi衬底1上形成覆盖体区域1b的栅极绝缘膜gf1并且使soi区域1a的栅极绝缘膜gf1露出的光致抗蚀图案(未图示)。然后，将该光致抗蚀图案用作蚀刻掩模，通过蚀刻来除去soi区域1a的栅极绝缘膜gf1。此时，体区域1b的栅极绝缘膜gf1被光致抗蚀图案覆盖，因此不被蚀刻而是留下来。之后，除去光致抗蚀图案。图20示出了该阶段。

接着，如图21所示，在soi区域1a的半导体层sm的上表面，形成栅极绝缘膜gf2。栅极绝缘膜gf2由氧化硅膜等构成，能够用热氧化法等形成。在用于形成栅极绝缘膜gf2的热氧化处理时，也能够加厚体区域1b的栅极绝缘膜gf1的厚度。

像这样能够得到在soi区域1a的半导体层sm的上表面形成了栅极绝缘膜gf2，在体区域1b的半导体衬底sb的上表面形成了栅极绝缘膜gf1的状态。在该阶段，栅极绝缘膜gf1比栅极绝缘膜gf2厚。

接着，如图22所示，在衬底1c的主面上，即，在栅极绝缘膜gf1、gf2以及元件隔离区域st上，形成掺杂多晶硅(dopedpolysilicon)膜这样的硅膜ps来作为用于形成栅电极的导电膜，然后在硅膜ps上形成氮化硅膜等绝缘膜cpz。然后，如图23所示，利用光刻法以及干法蚀刻法对绝缘膜cpz进行图案化，之后将图案化后的绝缘膜cpz用作蚀刻掩模，对硅膜ps进行干法蚀刻从而进行图案化。

如图23所示，由图案化后的硅膜ps形成栅电极ge1、ge2。在soi区域1a中，栅电极ge1隔着栅极绝缘膜gf2而形成在半导体层sm上。另外，在体区域1b中，栅电极ge2隔着栅极绝缘膜gf1而形成在半导体衬底sb(p型阱pw)上。在栅电极ge1上，形成由图案化后的绝缘膜cpz构成的覆盖绝缘膜cp1；在栅电极ge2上，形成由图案化后的绝缘膜cpz构成的覆盖绝缘膜cp2。覆盖绝缘膜cp1具有与栅电极ge1大致相同的平面形状，覆盖绝缘膜cp2具有与栅电极ge2大致相同的平面形状。未被栅电极ge1、ge2覆盖的部分的栅极绝缘膜gf1、gf2通过对硅膜ps进行图案化时的干法蚀刻或之后的湿法蚀刻等而被除去。

在此，下面将形成在soi区域1a的栅极绝缘膜gf2、栅电极ge1和覆盖绝缘膜cp1的层叠结构体，称为层叠体lt1。另外，下面将形成在体区域1b的栅极绝缘膜gf1、栅电极ge2和覆盖绝缘膜cp2的层叠结构体，称为层叠体lt2。

图24以及图25是与图23相同的工序阶段的主要部分俯视图，在图24中示出了soi区域1a，在图25中示出了体区域1b。根据图24以及图25也可知，层叠体lt1、lt2各自的栅极宽度方向的两端部位于元件隔离区域st上。此外，在上述图19的工序和上述图21的工序中栅极绝缘膜gf1、gf2没有形成在元件隔离区域st上。因此，位于元件隔离区域st上的部分的层叠体lt1不具有栅极绝缘膜gf2，而具有栅电极ge1和覆盖绝缘膜cp1的层叠结构；位于元件隔离区域st上的部分的层叠体lt2不具有栅极绝缘膜gf1，而具有栅电极ge2和覆盖绝缘膜cp2的层叠结构。

接着，在层叠体lt1的侧面上，形成侧壁间隔物sw1来作为侧壁绝缘膜。侧壁间隔物sw1形成工序能够如下那样地进行。

首先，如图26所示，在衬底1c的主面的整个面上，以覆盖层叠体lt1、lt2的方式，形成由绝缘膜il1和绝缘膜il1上的绝缘膜il2构成的层叠膜lm。绝缘膜il1和绝缘膜il2由不同的材料构成，优选绝缘膜il1由氧化硅膜构成，绝缘膜il2由氮化硅膜构成。然后，利用光刻技术在层叠膜lm上形成覆盖体区域1b的层叠膜lm并且使soi区域1a的层叠膜lm露出的光致抗蚀图案pr4。然后，通过各向异性蚀刻技术对层叠膜lm进行回蚀刻(etchback)，从而在层叠体lt1的两方的侧面上形成侧壁间隔物sw1。在图27中示出了该阶段。体区域1b的层叠膜lm被光致抗蚀图案pr4覆盖，因此不被蚀刻而是留下来。在此，下面将留在体区域1b的层叠膜lm称为层叠膜lm1。之后，除去光致抗蚀图案pr4。侧壁间隔物sw1由绝缘膜il1和绝缘膜il2构成，该绝缘膜il1以大致相同的厚度从半导体层sm上连续延伸到层叠体lt1的侧面上，该绝缘膜il2隔着绝缘膜il1而与半导体层sm以及层叠体lt1分隔开。

接着，如图28所示，通过外延生长在soi区域1a的半导体层sm上形成半导体层ep。半导体层ep是通过外延生长而形成的外延层，例如由单晶硅构成。

由于通过外延生长而形成半导体层ep，因此在半导体层sm的露出面(si面)上选择性地使外延层(半导体层ep)生长，而在绝缘膜上外延层不生长。因此，soi区域1a的半导体层sm的表面中、没有被层叠体lt1以及侧壁间隔物sw1覆盖的区域(露出面)上，选择性地使半导体层ep生长。因此，在soi区域1a中，半导体层ep形成在由层叠体lt1和侧壁间隔物sw1构成的结构体的两侧。另外，在体区域1b中，半导体衬底sb被层叠膜lm1覆盖，因此在体区域1b不形成外延层(半导体层ep)。

此外，下面将soi区域1a的半导体层sm和形成在该半导体层sm上的半导体层ep，总称为半导体层sm1。

接着，如图29所示，利用光刻技术形成覆盖soi区域1a并且使体区域1b露出的光致抗蚀图案pr5。然后，通过各向异性蚀刻技术对体区域1b的层叠膜lm1进行回蚀刻，由此在层叠体lt2的两方的侧面上形成侧壁间隔物sw2。soi区域1a的层叠体lt1以及侧壁间隔物sw1被光致抗蚀图案pr5覆盖，因此不被蚀刻而是留下来。之后，除去光致抗蚀图案pr5。在图30中示出了该阶段。侧壁间隔物sw2的结构基本上也与侧壁间隔物sw1的结构相同，由绝缘膜il1和绝缘膜il2的层叠膜lm构成。

接着，如图31所示，通过蚀刻来除去构成侧壁间隔物sw1、sw2的绝缘膜il2。此时，以绝缘膜il1比绝缘膜il2更不易被蚀刻的条件通过蚀刻来除去绝缘膜il2，因此，构成侧壁间隔物sw1、sw2的绝缘膜il1基本不被蚀刻而是留下来。另外，由于绝缘膜il2由与覆盖绝缘膜cp1、cp2相同的材料构成，因此，通过此时的蚀刻也能够除去覆盖绝缘膜cp1、cp2。如果除去了覆盖绝缘膜cp1、cp2，则能够在栅电极ge1、ge2的上部形成后述的金属硅化物层sl。

接着，如图32所示，对soi区域1a的半导体层sm1中的栅电极ge1的两侧的区域，离子注入磷(p)或砷(as)等n型杂质，由此形成n^-型半导体区域(扩展区域)ex1。另外，如图32所示，对体区域1b的半导体衬底sb(p型阱pw)中的栅电极ge2的两侧的区域，离子注入磷(p)或砷(as)等n型杂质，由此形成n^-型半导体区域(扩展区域)ex2。在图32中，将通过此时的离子注入而注入了杂质的区域，标注点状的阴影来表示。

在用于形成n^-型半导体区域ex1的离子注入中，栅电极ge1和在栅电极ge1的侧面上延伸的部分的绝缘膜il1能够发挥离子注入阻止掩模的功能。另外，在用于形成n^-型半导体区域ex2的离子注入中，栅电极ge2和在栅电极ge2的侧面上延伸的部分的绝缘膜il1能够发挥离子注入阻止掩模的功能。n^-型半导体区域ex1和n^-型半导体区域ex2可以通过相同的离子注入工序形成，或者也可以通过不同的离子注入工序形成。

接着，如图33所示，在栅电极ge1、ge2的侧面上，形成侧壁间隔物sw3来作为侧壁绝缘膜。侧壁间隔物sw3形成工序能够如下所示地进行。

即，在衬底1c的主面上，以覆盖栅电极ge1、ge2以及绝缘膜il1的方式，形成用于形成侧壁间隔物sw3的绝缘膜(例如氮化硅膜)，然后通过各向异性蚀刻技术，对该绝缘膜进行回蚀刻，由此能够在栅电极ge1、ge2的侧面上形成侧壁间隔物sw3。在soi区域1a中，侧壁间隔物sw3隔着绝缘膜il1而形成在栅电极ge1的侧面上，另外，在体区域1b中，侧壁间隔物sw3隔着绝缘膜il1而形成在栅电极ge2的侧面上。

接着，如图34所示，对soi区域1a的半导体层sm1中的栅电极ge1以及侧壁间隔物sw3的两侧的区域，离子注入磷(p)或砷(as)等n型杂质，由此形成n⁺型半导体区域(源极/漏极区域)sd1。另外，如图34所示，对体区域1b的半导体衬底sb(p型阱pw)中的栅电极ge2以及侧壁间隔物sw3的两侧的区域，离子注入磷(p)或砷(as)等n型杂质，由此形成n⁺型半导体区域(源极/漏极区域)sd2。在图34中，将通过此时的离子注入而注入了杂质的区域，标注点状的阴影来表示。

在用于形成n⁺型半导体区域sd1的离子注入中，栅电极ge1和其两侧的侧壁间隔物sw3能够发挥离子注入阻止掩模的功能。另外，在用于形成n⁺型半导体区域sd2的离子注入中，栅电极ge2和其两侧的侧壁间隔物sw3能够发挥离子注入阻止掩模的功能。n⁺型半导体区域sd1的杂质浓度比n^-型半导体区域ex1的杂质浓度高，另外，n⁺型半导体区域sd2的杂质浓度比n^-型半导体区域ex2的杂质浓度高。n⁺型半导体区域sd1和n⁺型半导体区域sd2可以通过相同的离子注入工序形成，或者也可以通过不同的离子注入工序形成。

成为如下状态：在半导体层sm1中，n^-型半导体区域ex1与沟道形成区域相邻地形成；在半导体层sm1中，n⁺型半导体区域sd1与沟道形成区域相距n^-型半导体区域ex1的距离，并且形成在与n^-型半导体区域ex1相邻的位置。另外，成为如下状态：在半导体衬底sb(p型阱pw)中，n^-型半导体区域ex2与沟道形成区域相邻地形成；在半导体衬底sb(p型阱pw)中，n⁺型半导体区域sd2与沟道形成区域相距n^-型半导体区域ex2的距离，并且形成在与n^-型半导体区域ex2相邻的位置。

接着，进行活化退火，活化退火是用于使导入n⁺型半导体区域sd1、sd2以及n^-型半导体区域ex1、ex2等中的杂质活化的热处理。在离子注入区域被非结晶化了的情况下，进行该活化退火时，能够使其结晶化。

接着，如图35所示，通过自对准硅化物(salicide：selfalignedsilicide)技术，在n⁺型半导体区域sd1、sd2以及栅电极ge1、ge2各自的上部(表层部)形成低电阻的金属硅化物层sl。

具体而言，能够以如下方式形成金属硅化物层sl。即，在衬底1c的主面上，以覆盖栅电极ge1、ge2以及侧壁间隔物sw3的方式，形成用于形成金属硅化物层sl的金属膜。该金属膜例如由钴膜、镍膜或镍铂合金膜等构成。然后，对衬底1c实施热处理，由此使n⁺型半导体区域sd1、sd2以及栅电极ge1、ge2各自的上部与上述金属膜反应。由此，在n⁺型半导体区域sd1、sd2以及栅电极ge1、ge2各自的上部，分别形成金属硅化物层sl。之后，除去未反应的金属膜，在图35中示出了该阶段的剖视图。通过形成金属硅化物层sl，能够对栅电极ge1、ge2、n⁺型半导体区域sd1、sd2的扩散电阻、接触电阻等进行低电阻化。

像这样执行步骤s15，能够在soi区域1a和体区域1b上分别形成misfet(晶体管)等半导体元件。

接着，如图36所示，在衬底1c的主面上，以覆盖栅电极ge1、ge2以及侧壁间隔物sw3的方式，形成绝缘膜sz1，来作为层间绝缘膜。作为绝缘膜sz1，能够使用氧化硅膜的单体膜，或者使用氮化硅膜和该氮化硅膜上的厚氧化硅膜的层叠膜等。在形成绝缘膜sz1后，也能够根据需要来用cmp法对绝缘膜sz1的上表面进行研磨。

接着，如图37所示，将形成在绝缘膜sz1上的光致抗蚀图案(未图示)用作蚀刻掩模，对绝缘膜sz1进行干法蚀刻，从而在绝缘膜sz1上形成接触孔(贯通孔)ct。

接着，在接触孔ct内，形成由钨(w)等构成的导电性的插塞pg。

在形成插塞pg的过程中，首先，在包括接触孔ct的底面以及侧壁上在内的绝缘膜sz1上形成阻挡导体膜，然后，以在阻挡导体膜上填埋接触孔ct的方式形成由钨膜等构成的主导体膜。之后，通过cmp法或回蚀刻法等除去接触孔ct外部的不需要的主导体膜以及阻挡导体膜。由此，由埋设在绝缘膜sz1的接触孔ct内而留下的阻挡导体膜以及主导体膜，构成插塞pg。此外，为了简化附图，在图37中，一体化示出了构成插塞pg的阻挡导体膜和主导体膜。插塞pg与n⁺型半导体区域sd1上的金属硅化物层sl、n⁺型半导体区域sd2上的金属硅化物层sl、栅电极ge1上的金属硅化物层sl或者栅电极ge2上的金属硅化物层sl电连接。

接着，在埋设有插塞pg的绝缘膜sz1上形成第一层布线，即布线m1。说明用镶嵌(damascene)技术形成该布线m1的情况。

首先，如图38所示，在埋设有插塞pg的绝缘膜sz1上，形成绝缘膜sz2。然后，通过以光致抗蚀图案(未图示)作为蚀刻掩模的干法蚀刻在绝缘膜sz2的规定区域形成布线槽，然后在包括布线槽的底面以及侧壁上在内的绝缘膜sz2上形成阻挡导体膜。然后，在阻挡导体膜上形成铜的晶种层，进而在晶种层上形成镀铜膜，由镀铜膜填埋布线槽的内部。之后，通过cmp法除去布线槽以外的区域的镀铜膜、晶种层和阻挡导体膜，从而形成以埋设在布线槽内的铜作为主导电材料的第一层布线m1。在图38中，为了简化附图，对于布线m1，一体化示出了阻挡导体膜、晶种层以及镀铜膜。

之后，通过双镶嵌法等形成第二层以后的布线，但在此省略图示及其说明。另外，对于布线m1以及其上层的布线，并不仅限于镶嵌布线，也能够通过对布线用的导电体膜进行图案化来形成，还能够为例如钨布线或铝布线等。

如上所述，制造出本实施方式的半导体器件。

另外，本实施方式中，说明了形成n沟道型的misfet来作为misfe的情况，但也能够形成导电型相反的p沟道型的misfet。另外，也能够在soi区域1a形成n沟道型的misfet和p沟道型的misfet中的任意一个或两者，另外，也能够在体区域1b形成n沟道型的misfet和p沟道型的misfet中的任意一个或两者。

＜关于研究例＞

针对本发明者研究的第一研究例，参照图39以及图40进行说明。图39以及图40是第一研究例的半导体器件的制造工序中的主要部分剖视图。

在执行上述步骤s10而得到上述图13的结构之前，第一研究例的半导体器件的制造工序也与本实施方式的半导体器件的制造工序大致相同，因此在此省略其说明。

在第一研究例的情况下，在执行与上述步骤s10同样的工序而通过蚀刻来除去体区域1b的半导体层sm之后，不执行上述步骤s11，而是执行与上述步骤s12同样的工序以及与上述步骤s13同样的工序，如图39所示，形成半导体区域gp以及p型阱pw。之后，在第一研究例的情况下，执行与上述步骤s14相当的工序，如图40所示，通过蚀刻来除去soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx。之后，在第一研究例的情况下，也执行与上述步骤s15同样的工序，分别在soi区域1a和体区域1b形成misfet，但在此省略其图示以及说明。

在第一研究例的制造工序的情况下，与本实施方式不同，不执行上述步骤s11。因此，在即将执行与步骤s14相当的蚀刻工序之前的阶段下的soi区域1a的绝缘膜zm1的厚度t103和体区域1b的绝缘层bx的厚度t104变得相当厚(参照图39)。具体地说，图39所示的soi区域1a的绝缘膜zm1的厚度t103，与上述图13所示的soi区域1a的绝缘膜zm1的厚度t1大致相同(t103＝t1)；图39所示的体区域1b的绝缘层bx的厚度t104，与上述图13所示的体区域1b的绝缘层bx的厚度t2大致相同(t104＝t2)。

在第一研究例的情况下，执行与上述步骤s12、s13相当的工序而得到图39的结构之后，执行与步骤s14相当的蚀刻工序，除去soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx，由此使soi区域1a的半导体层sm的上表面和体区域1b的半导体衬底sb的上表面露出。但是，如果执行与该步骤s14相当的蚀刻工序，则如图40所示，有可能在元件隔离区域st产生凹陷部(凹部，洼部)dt。凹陷部dt容易产生在元件隔离区域st的端部(与半导体层sm相邻的端部)。元件隔离区域st的凹陷部dt，是由于在蚀刻工序中使用的药液(蚀刻液)对元件隔离区域st过蚀刻而造成的。

如图40所示，如果在与soi区域1a的半导体层sm相邻的位置产生了元件隔离区域st的凹陷部dt，则有可能产生各种不良情况，下面举出其中一种不良情况的例子来进行说明。

如图40所示，假设这种情况：在与soi区域1a的半导体层sm相邻的位置产生了元件隔离区域st的凹陷部dt，该凹陷部dt到达soi区域1a的绝缘层bx，从该凹陷部dt露出的绝缘层bx被从侧面蚀刻。该情况下，在形成上述硅膜ps之后对该硅膜ps进行图案化从而形成上述栅电极ge1、ge2时，在凹陷部dt内产生硅膜ps的剩留部(以下，称为“硅膜ps的剩留部”)。如果在凹陷部dt内产生硅膜ps的剩留部，则该硅膜ps的剩留部隔着薄绝缘膜而与半导体层sm相邻，因此，会导致隔着薄绝缘膜而与n⁺型半导体区域sd1(源极/漏极区域)相邻。凹陷部dt内的硅膜ps的剩留部和半导体层sm(n⁺型半导体区域sd1)之间的薄绝缘膜，是通过与上述栅极绝缘膜gf2相同工序形成的同层的绝缘膜。另外，栅电极ge1的栅极宽度方向的端部位于元件隔离区域st上，因此，成为凹陷部dt内的硅膜ps的剩留部与栅电极ge1连接成一体的状态，从而凹陷部dt内的硅膜ps的剩留部与栅电极ge1电连接。因此，在凹陷部dt内产生硅膜ps的剩留部会导致与栅电极ge1电连接的凹陷部dt内的硅膜ps的剩留部隔着薄绝缘膜而与源极/漏极区域(n⁺型半导体区域sd1)相邻，因此，有可能导致在栅电极ge1与源极/漏极区域(n⁺型半导体区域sd1)之间产生漏电流。这会导致半导体器件的可靠性下降。

这样，在元件隔离区域st产生凹陷部dt或该凹陷部dt的深度较深会导致半导体器件的可靠性下降，因此，为了提高半导体器件的可靠性，期望抑制在元件隔离区域st产生凹陷部dt，或者即使产生凹陷部dt也使其深度较浅。另外，在形成栅极绝缘膜gf1、gf2的工序之前产生的凹陷部dt会导致半导体器件的可靠性下降，因此，也期望抑制在形成栅极绝缘膜gf1、gf2的工序之前在元件隔离区域st产生凹陷部dt。

元件隔离区域st的凹陷部dt，是因在与步骤s14相当的蚀刻工序中对元件隔离区域st过蚀刻而产生的。在执行与步骤s14相当的蚀刻工序之前，在元件隔离区域st几乎不产生凹陷部dt，但在与步骤s14相当的蚀刻工序中元件隔离区域st被过蚀刻，形成凹陷部dt，其深度也较深。

作为在与步骤s14相当的蚀刻工序中元件隔离区域st被过蚀刻而产生凹陷部dt的原因，有两点。第一原因在于，在与步骤s14相当的蚀刻工序之前，执行离子注入工序，在该离子注入时对元件隔离区域st也注入了杂质离子。第二原因在于，与步骤s14相当的蚀刻工序的蚀刻量大。

如果在与步骤s14相当的蚀刻工序之前向元件隔离区域st注入杂质离子，则该元件隔离区域st变为容易被蚀刻的状态，在执行了与步骤s14相当的蚀刻工序时蚀刻速度容易变大。

因此，也可以考虑在与步骤s14相当的蚀刻工序之前不向元件隔离区域st离子注入杂质离子，由此，能够防止在与步骤s14相当的蚀刻工序中元件隔离区域st被过蚀刻，抑制凹陷部dt的产生。但是，有时期望在soi区域1a的半导体衬底sb上形成半导体区域gp，由此，来控制形成在soi区域1a的misfet的阈值电压。在这样的情况下，期望在执行与步骤s14相当的蚀刻工序之前，进行离子注入来形成半导体区域gp。其原因在于，如果在与步骤s14相当的蚀刻工序之后且在形成栅极绝缘膜之前通过离子注入来形成半导体区域gp，则会在体区域1b中露出的半导体衬底sb的表面(硅面)上直接形成与上述光致抗蚀图案pr2相当的光致抗蚀图案，这是不期望的。然而，如果在形成栅极绝缘膜之后或者形成硅膜ps之后通过离子注入来形成半导体区域gp，则栅极绝缘膜、硅膜ps会受到该离子注入的影响，有可能影响到misfet的特性，因此这也是不期望的。另外，如果在形成栅电极之后通过离子注入来形成半导体区域gp，则存在栅电极成为干扰、无法顺利形成半导体区域gp的隐患。因此，期望在执行与步骤s14相当的蚀刻工序之前，进行离子注入来形成半导体区域gp。

在进行离子注入来形成半导体区域gp时，为了防止向体区域1b的半导体衬底sb的离子注入，而在形成了光致抗蚀图案(pr2)的状态下进行离子注入，但所注入的杂质离子不仅会注入至soi区域1a的半导体衬底sb，也会注入至没有被光致抗蚀图案(pr2)覆盖的部分的元件隔离区域st。即，也对在俯视下与soi区域1a的半导体层sm相邻的区域的元件隔离区域st注入了杂质离子。因此，在进行离子注入而形成了半导体区域gp之后，在即将执行与步骤s14相当的蚀刻工序之前的阶段，成为这种状态：在俯视下与soi区域1a的半导体层sm相邻的位置(区域)，对元件隔离区域st注入了相当多的杂质离子。元件隔离区域st如果在离子注入中被注入了杂质离子，则变得容易被蚀刻，蚀刻速度容易变大。即，在元件隔离区域st中，在离子注入中被注入的杂质离子所经过的区域和杂质离子所存在的区域，成为容易被蚀刻(蚀刻速度容易变大)的状态。因此，如果在俯视下与soi区域1a的半导体层sm相邻的位置(区域)对元件隔离区域st注入相当多的杂质离子，则存在在执行与步骤s14相当的蚀刻工序时在与soi区域1a的半导体层sm相邻的位置产生凹陷部dt这样的隐患。

因此，考虑使在上述步骤s1中准备soi衬底1的阶段下的绝缘层bx的厚度和在上述步骤s2中形成绝缘膜zm1的阶段下的绝缘膜zm1的厚度变薄。这样一来，在与步骤s14相当的蚀刻工序中，待蚀刻的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变小，因此能够使与步骤s14相当的蚀刻工序中的蚀刻量变小，由此，能够使与步骤s14相当的蚀刻工序中的元件隔离区域st的蚀刻量变小。由此，能够防止在与步骤s14相当的蚀刻工序中元件隔离区域st被过蚀刻，抑制凹陷部dt的产生，另外，即使形成了凹陷部dt也能够使其深度较浅。

但是，并不容易使在上述步骤s1中准备soi衬底1的阶段下的绝缘层bx的厚度变薄。其原因在于，如果使在上述步骤s1中准备soi衬底1的阶段下的绝缘层bx的厚度变薄，则必然会在所制造的半导体器件中使soi区域1a的绝缘层bx的厚度变薄，但soi区域1a的绝缘层bx的厚度应该根据半导体器件的要求特性等而设定为最佳厚度。此外，所制造的半导体器件中的soi区域1a的绝缘层bx的厚度，会被保持为上述步骤s1中准备soi衬底1的阶段下的绝缘层bx的厚度。如果使soi区域1a的绝缘层bx的厚度变薄，则有可能对半导体器件的特性带来不良影响。另外，即使使在上述步骤s2中形成绝缘膜zm1的阶段下的绝缘膜zm1的厚度变薄，由此也未必能使与步骤s14相当的蚀刻工序中的蚀刻量变小。其原因在于，即使使在上述步骤s2中形成绝缘膜zm1的阶段下的绝缘膜zm1的厚度变薄，只要绝缘层bx的厚度较厚，就需要将与步骤s14相当的蚀刻工序中的蚀刻量设定为除去体区域1b的绝缘层bx所需的足够的蚀刻量。

另外，在对半导体区域gp施加电压来控制soi区域1a的misfet的阈值电压的情况下，如果soi区域1a的绝缘层bx的厚度过薄，则存在该绝缘层bx的可靠性(例如tddb(timedependenceondielectricbreakdown：经时介质击穿)寿命)降低的隐患，因此，期望确保某种程度的soi区域1a的绝缘层bx的厚度。例如，能够使soi区域1a的绝缘层bx的厚度，即在上述步骤s1中准备soi衬底1的阶段下的绝缘层bx的厚度为10～20nm左右。

这样，需要考虑半导体器件的要求特性等来设定soi区域1a的绝缘层bx的厚度，因此，并不容易使在上述步骤s1中准备soi衬底1的阶段下的绝缘层bx的厚度变薄。因此，在图39以及图40的第一研究例的制造工序的情况下，在即将执行与步骤s14相当的蚀刻工序之前的阶段下的soi区域1a的绝缘膜zm1的厚度t103和体区域1b的绝缘层bx的厚度t104会变得相当厚，所以与步骤s14相当的蚀刻工序中的蚀刻量会变得相当大。并且，在图39以及图40的第一研究例的制造工序的情况下，在执行与步骤s14相当的蚀刻工序之前，进行用于在soi区域1a的半导体衬底sb形成半导体区域gp的离子注入，由此在该离子注入时也会向元件隔离区域st注入相当多的杂质离子。

因此，在图39以及图40的第一研究例的制造工序的情况下，在执行与步骤s14相当的蚀刻工序时，被注入了相当多的杂质离子的元件隔离区域st的蚀刻速度容易变大，并且，由于与步骤s14相当的蚀刻工序中的蚀刻量相当大，因此存在在与soi区域1a的半导体层sm相邻的位置产生凹陷部dt的隐患。产生凹陷部dt会导致所制造的半导体器件的可靠性下降，因此，为了提高半导体器件的可靠性，期望抑制在元件隔离区域st产生凹陷部dt，或者，即使产生凹陷部dt也使其深度较浅。

＜关于本实施方式的主要特征＞

本实施方式的主要特征之一是执行步骤s11的蚀刻工序。

即，在本实施方式中，在步骤s1～s8中，准备衬底(soi衬底1)，该衬底(soi衬底1)具有：半导体衬底sb、半导体衬底sb上的绝缘层bx、绝缘层bx上的半导体层sm、半导体层sm上的绝缘膜zm1(第一绝缘膜)、贯穿绝缘膜zm1、半导体层sm以及绝缘层bx而到达半导体衬底sb的沟槽tr、埋设在沟槽tr内的元件隔离区域st。此外，绝缘层bx、绝缘膜zm1和元件隔离区域st由相同材料构成，优选由氧化硅构成。然后，在步骤s9中，通过蚀刻来除去体区域1b(第一区域)的绝缘膜zm1(第一绝缘膜)，使体区域1b的半导体层sm露出，留下soi区域1a(第二区域)的绝缘膜zm1(第一绝缘膜)。然后，在步骤s10中，通过蚀刻来除去体区域1b的半导体层sm，使体区域1b的绝缘层bx露出。然后，在步骤s11中，对体区域1b的绝缘层bx和soi区域1a的绝缘膜zm1进行蚀刻，使体区域1b的绝缘层bx的厚度和soi区域1a的绝缘膜zm1的厚度变薄。然后，在步骤s12中，对soi区域1a的半导体衬底sb离子注入杂质，从而形成半导体区域gp(第一半导体区域)。然后，在步骤s14中，通过蚀刻来除去体区域1b的绝缘层bx和soi区域1a的绝缘膜zm1，使体区域1b的半导体衬底sb和soi区域1a的半导体层sm露出。之后，在体区域1b的半导体衬底sb上形成第一晶体管(misfet)，在soi区域1a的半导体层sm上形成第二晶体管(misfet)。

在本实施方式中，在步骤s10的蚀刻工序中，除去体区域1b的半导体层sm而使体区域1b的绝缘层bx露出后，执行步骤s11的蚀刻工序，从而使soi区域1a的绝缘膜zm1的厚度和体区域1b的绝缘层bx的厚度变薄。由此，能够使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄，从而能够使步骤s14的蚀刻工序中的蚀刻量变小，由此，能够抑制或防止步骤s14的蚀刻工序中元件隔离区域st被过蚀刻。因此，能够抑制或防止在步骤s14的蚀刻工序中在元件隔离区域st产生凹陷部(dt)，另外，即使在步骤s14的蚀刻工序中在元件隔离区域st形成了凹陷部(dt)，也能够使其深度较浅。因此，能够抑制或防止因元件隔离区域st的凹陷部(dt)导致的不良情况，从而能够提高半导体器件的可靠性。

即，在与本实施方式不同在步骤s10的蚀刻工序后没有执行步骤s11的蚀刻工序的情况下，如上述图39以及图40的第一研究例的情况那样，在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变厚，因此导致步骤s14中的蚀刻量变大。并且，在步骤s14前的步骤s12的离子注入工序中也对元件隔离区域st注入了相当多的杂质离子，从而导致步骤s14中的元件隔离区域st的蚀刻速度容易变大。该情况下，由于注入相当多的杂质离子的元件隔离区域st的蚀刻速度在步骤s14的蚀刻工序中容易变大、且步骤s14的蚀刻工序中的蚀刻量大，因此存在在元件隔离区域st产生凹陷部(dt)的隐患，从而导致半导体器件的可靠性下降。

与此相对，在本实施方式中，在步骤s10的蚀刻工序后执行步骤s11的蚀刻工序，因此能够使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄，由此能够使步骤s14中的蚀刻量变小。因此，即使由于在步骤s12的离子注入工序中对元件隔离区域st也注入了相当多的杂质离子而导致元件隔离区域st的蚀刻速度容易变大，也能够通过使步骤s14中的蚀刻量变小，来抑制或防止在元件隔离区域st产生凹陷部，并且即使形成了凹陷部也能够使其深度较浅。由此，能够抑制或防止因元件隔离区域st的凹陷部导致的不良，从而能够提高半导体器件的可靠性。

如上述那样，在图39以及图40的第一研究例的情况下，作为在与步骤s14相当的蚀刻工序中元件隔离区域st被过蚀刻而产生凹陷部dt的原因，有两点。第一原因在于，在执行与步骤s14相当的蚀刻工序之前，执行离子注入工序(与步骤s12相当)，导致在该离子注入时也对元件隔离区域st注入了杂质离子。第二原因在于，在与步骤s14相当的蚀刻工序中的蚀刻量大。该第一原因与第二原因相组合，导致在与步骤s14相当的蚀刻工序中在元件隔离区域st产生凹陷部dt。在本实施方式中，在步骤s10的蚀刻工序后并且在步骤s12的离子注入前，执行步骤s11的蚀刻工序，使soi区域1a的绝缘膜zm1的厚度和体区域1b的绝缘层bx的厚度变薄，由此改善上述第二原因，从而抑制或防止在步骤s14中在元件隔离区域st产生凹陷部(dt)。

另外，在本实施方式中，通过执行步骤s11，即使在步骤s1中准备soi衬底1的阶段下的绝缘层bx的厚度没有变薄，也能够使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄，从而能够使步骤s14中的蚀刻量变小。因此，在本实施方式中，能够考虑到半导体器件的要求特性等而将soi区域1a的绝缘层bx的厚度设定为最佳厚度，并且通过执行步骤s11的蚀刻工序，能够使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄。因此，能够同时实现考虑半导体器件的要求特性等而将soi区域1a的绝缘层bx的厚度设定为最佳厚度、以及使步骤s14中的蚀刻量变小。因此，通过将soi区域1a的绝缘层bx的厚度设定为最佳厚度，能够提高半导体器件的性能，通过使步骤s14中的蚀刻量变小而能够抑制或防止元件隔离区域st的凹陷部，从而能够提高半导体器件的可靠性，即能够同时实现半导体器件的性能提高和半导体器件的可靠性提高。

本实施方式的主要特征中另一方面如下所述。即，步骤s10的蚀刻工序和步骤s11的蚀刻工序都进行湿法蚀刻，但在步骤s10的蚀刻工序和步骤s11的蚀刻工序中，使用彼此不同的蚀刻液。即，在步骤s10中，使用第一蚀刻液；在步骤s11中，使用与第一蚀刻液不同的第二蚀刻液。

步骤s10的蚀刻工序，是积极地对体区域1b的半导体层sm进行蚀刻的工序。另一方面，步骤s11的蚀刻工序，是积极地对soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx进行蚀刻的工序。因此，步骤s10的蚀刻工序和步骤s11的蚀刻工序的蚀刻对象不同，从而所使用的蚀刻液不同。

以满足以下第一条件以及第二条件的方式，来选择在步骤s10中使用的蚀刻液(第一蚀刻液)和在步骤s11中使用的蚀刻液(第二蚀刻液)。即，作为第一条件，在采用在步骤s10中使用的蚀刻液(第一蚀刻液)的情况下的绝缘膜zm1以及绝缘层bx的蚀刻速度，比采用在步骤s10中使用的蚀刻液(第一蚀刻液)的情况下的半导体层sm的蚀刻速度小(慢、低)。并且，作为第二条件，在采用在步骤s11中使用的蚀刻液(第二蚀刻液)的情况下的绝缘膜zm1以及绝缘层bx的蚀刻速度，比采用在步骤s10中使用的蚀刻液(第一蚀刻液)的情况下的绝缘膜zm1以及绝缘层bx的蚀刻速度大(快、高)。

上述第一条件是为了实现步骤s10的主要目的而要求的条件，步骤s10的主要目的是通过蚀刻来除去体区域1b的半导体层sm。如果以满足上述第一条件的方式选择在步骤s10中使用的蚀刻液，则在步骤s10的蚀刻工序中，绝缘层bx以及绝缘膜zm1各自的蚀刻速度比半导体层sm的蚀刻速度小。从其它角度来说，在步骤s10的蚀刻工序中，以使得绝缘层bx以及绝缘膜zm1各自的蚀刻速度比半导体层sm的蚀刻速度小的方式，选择在步骤s10中使用的蚀刻液。这样一来，在步骤s10的蚀刻工序中，能够可靠地除去体区域1b的半导体层sm。

上述第二条件是为了实现步骤s11的主要目的而要求的条件，步骤s11的主要目的是使soi区域1a的绝缘膜zm1的厚度和体区域1b的绝缘层bx的厚度变薄。如果以满足上述第二条件的方式选择在步骤s11中使用的蚀刻液，则步骤s11的蚀刻工序中的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的蚀刻速度，比步骤s10的蚀刻工序中的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的蚀刻速度大。从其它角度来说，以使得步骤s11的蚀刻工序中的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的蚀刻速度比步骤s10的蚀刻工序中的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的蚀刻速度大的方式，来选择在步骤s11中使用的蚀刻液。

具体地说，在半导体层sm由硅构成的情况下，作为在步骤s10中使用的蚀刻液，优选apm液。另外，在绝缘膜zm1以及绝缘层bx分别由氧化硅构成的情况下，作为在步骤s11中使用的蚀刻液，优选氢氟酸。如果在步骤s10中使用apm液，在步骤s11中使用氢氟酸，就能够满足上述第一条件和第二条件。

与本实施方式不同，也可以考虑如下情况：在步骤s10中，在使用了apm液等的湿法蚀刻中除去体区域1b的半导体层sm而使体区域1b的绝缘层bx露出后，不改变蚀刻液而继续进行湿法蚀刻，来使soi区域1a的绝缘膜zm1的厚度和体区域1b的绝缘层bx的厚度变薄。下面将这种情况称为第二研究例。在第二研究例的情况下，在步骤s10的蚀刻工序中，通过长时间地进行在除去体区域1b的半导体层sm而使体区域1b的绝缘层bx露出后的过蚀刻(overetching)，使soi区域1a的绝缘膜zm1的厚度和体区域1b的绝缘层bx的厚度变薄。即，第二研究例的情况对应于不执行步骤s11而在步骤s10中进行长时间的过蚀刻的情况。

但是，在第二研究例的情况下，难以准确控制在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度。

即，在步骤s10中使用的蚀刻液(优选apm液)，是适用于对半导体层sm进行蚀刻的蚀刻液，通过使用该蚀刻液，能够选择性地对半导体层sm进行蚀刻，能够满足上述第一条件。通过使用这样的蚀刻液，能够在步骤s10中可靠地除去体区域1b的半导体层sm。但是，在该步骤s10中使用的蚀刻液(优选apm液)由于是适用于对半导体层sm进行蚀刻的蚀刻液，因此，能够在某种程度上准确控制使用该蚀刻液时的半导体层sm的蚀刻速度，但不太能准确控制使用该蚀刻液时的绝缘膜zm1和绝缘层bx各自的蚀刻速度。因此，在第二研究例的情况下，在除去体区域1b的半导体层sm而使体区域1b的绝缘层bx露出后，不改变蚀刻液而继续进行湿法蚀刻，即使使soi区域1a的绝缘膜zm1的厚度和体区域1b的绝缘层bx的厚度变薄，也不太能准确控制soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的留下膜厚。因此，在第二研究例的情况下，难以准确控制在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度。

如上述那样，为了防止在步骤s14的蚀刻工序中在元件隔离区域st产生凹陷部(dt)，使步骤s14中的蚀刻量变小是有效的。为了使步骤s14中的蚀刻量变小，使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄是有效的。但是，即使使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄，如果不能在某种程度上准确控制其厚度，则也无法使步骤s14中的蚀刻量变小。其原因在于，在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度存在偏差的情况下，为了在步骤s14后除去soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx而不产生留下，必须将步骤s14的蚀刻工序的蚀刻量设定得多。为了使步骤s14中的蚀刻量变小，不仅需要使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄，还需要在某种程度上准确控制在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度。

与此相对，在本实施方式中，在步骤s10中，使用第一蚀刻液(优选apm液)来除去体区域1b的半导体层sm而使体区域1b的绝缘层bx露出后，在步骤s11中，使用与第一蚀刻液不同的第二蚀刻液(优选氢氟酸)来使soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄。因此，在本实施方式的情况下，能够在某种程度上准确控制在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度。

即，在步骤s11中使用的蚀刻液(优选氢氟酸)是适于对绝缘膜zm1以及绝缘层bx进行蚀刻的蚀刻液，通过使用该蚀刻液，能够使绝缘膜zm1以及绝缘层bx各自的蚀刻速度变大，能够满足上述第二条件。通过使用这样的蚀刻液，能够在某种程度上准确控制使用该蚀刻液时的绝缘膜zm1和绝缘层bx各自的蚀刻速度。因此，在本实施方式的情况下，在步骤s11的蚀刻工序中，能够使soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄，并且能够在某种程度上准确控制soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的留下膜厚。因此，在本实施方式的情况下，能够在某种程度上准确控制在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度。

即，即使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度在第二研究例和本实施方式中相同的情况下，更能准确地控制其厚度的方式不是第二研究例，而是本实施方式。因此，与第二研究例相比，本实施方式能够更准确地控制在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度，因此，能够进一步减小步骤s14中的蚀刻量。因此，与第二研究例相比，本实施方式能够进一步减小步骤s14中的蚀刻量，从而能够更为可靠地抑制或防止在步骤s14的蚀刻工序中在元件隔离区域st产生凹陷部(dt)。

由于在步骤s12的离子注入前执行步骤s11的蚀刻工序，因此步骤s11中的元件隔离区域st没有变为容易被蚀刻的状态(注入了杂质离子的状态)。因此，即使进行了步骤s11的蚀刻工序，也不会在元件隔离区域st形成凹陷部。在本实施方式中，能够将在步骤s1中准备soi衬底1的阶段下的绝缘层bx的厚度，根据半导体器件的要求特性等而设定为最佳厚度，并且，在步骤s11的蚀刻工序中使soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄。在步骤s10的蚀刻工序中，通过使用适于对半导体层sm进行蚀刻的蚀刻液，即容易蚀刻半导体层sm的蚀刻液，从而可靠地除去了体区域1b的半导体层sm。并且，在步骤s11的蚀刻工序中，使用适于对绝缘膜zm1以及绝缘层bx进行蚀刻的蚀刻液，即容易蚀刻绝缘膜zm1以及绝缘层bx的蚀刻液，使soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄。由此，能够使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄，并且，能够将在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度，可靠地控制为规定的厚度。因此，在步骤s14的蚀刻工序中，能够可靠地减小蚀刻量，从而能够可靠地抑制或防止在元件隔离区域st产生凹陷部，另外，即使形成了凹陷部，也能够使其深度较浅。因此，能够可靠地抑制或防止因元件隔离区域st的凹陷部而导致的不良情况，能够可靠地提高半导体器件的可靠性。

进一步说明本实施方式的其它特征。

在步骤s11的蚀刻刚结束后的soi区域1a的绝缘膜zm1的厚度t3和体区域1b的绝缘层bx的厚度t4，分别优选为3nm以上(即t3≥3nm，t4≥3nm)。

如果在步骤s11的蚀刻刚结束后的soi区域1a的绝缘膜zm1的厚度t3和体区域1b的绝缘层bx的厚度t4过于薄，则在步骤s11结束的阶段，存在soi区域1a的半导体层sm和体区域1b的半导体衬底sb露出一部分的隐患。如果在步骤s11结束的阶段soi区域1a的半导体层sm和体区域1b的半导体衬底sb露出一部分，则在步骤s12和步骤s13中形成的光致抗蚀膜会与半导体层sm和半导体衬底sb的露出面接触，但这是不期望发生的。因此，优选在步骤s11的蚀刻刚结束后的soi区域1a的绝缘膜zm1的厚度t3和体区域1b的绝缘层bx的厚度t4分别为3nm以上，由此，能够可靠地防止在步骤s11结束的阶段soi区域1a的半导体层sm和体区域1b的半导体衬底sb露出一部分。

另外，步骤s11的蚀刻工序中的soi区域1a的绝缘膜zm1的蚀刻厚度和体区域1b的绝缘层bx的蚀刻厚度，优选分别为5nm以上。即，即将进行步骤s11的蚀刻之前的soi区域1a的绝缘膜zm1的厚度t1，与刚执行完步骤s11的蚀刻后的soi区域1a的绝缘膜zm1的厚度t3的差，优选为5nm以上(即t1-t3≥5nm)。另外，即将进行步骤s11的蚀刻之前的体区域1b的绝缘层bx的厚度t2，与刚执行完步骤s11的蚀刻后的体区域1b的绝缘层bx的厚度t4的差，优选为5nm以上(即t2-t4≥5nm)。由此，能够可靠地减少步骤s14的蚀刻工序中的蚀刻量，从而能够可靠地获得抑制或防止在步骤s14的蚀刻工序中在元件隔离区域st产生凹陷部的效果。

另外，在元件隔离区域st形成凹陷部的问题是因以下原因而产生的问题：元件隔离区域st的材料与绝缘膜zm1以及绝缘层bx的材料相同，由此导致在步骤s14的蚀刻工序中对绝缘膜zm1以及绝缘层bx进行蚀刻时，元件隔离区域st也被蚀刻。因此，如果在元件隔离区域st、绝缘膜zm1和绝缘层bx由相同材料构成的情况下应用本实施方式，则效果显著。元件隔离区域st、绝缘膜zm1和绝缘层bx优选由氧化硅构成。

另外，在本实施方式中，优选在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1的厚度和体区域1b的绝缘层bx的厚度相同。由此，能够高效地减少步骤s14的蚀刻工序中的蚀刻量，从而能够可靠地获得抑制或防止在步骤s14的蚀刻工序中在元件隔离区域st产生凹陷部的效果。

即，在即将执行步骤s14的蚀刻工序之前，在soi区域1a的绝缘膜zm1比体区域1b的绝缘层bx厚的情况下，需要配合该厚的绝缘膜zm1的厚度来设定步骤s14中的蚀刻量。另外，在即将执行步骤s14的蚀刻工序之前，在体区域1b的绝缘层bx比soi区域1a的绝缘膜zm1厚的情况下，需要配合该厚的绝缘层bx的厚度来设定步骤s14中的蚀刻量。因此，为了高效地减少步骤s14中的蚀刻量，以下这种做法最为有利，即，使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度变薄，并且使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1的厚度和体区域1b的绝缘层bx的厚度相同。

为了使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1的厚度和体区域1b的绝缘层bx的厚度相同，只要使步骤s11的蚀刻工序刚结束后的soi区域1a的绝缘膜zm1的厚度t1和体区域1b的绝缘层bx的厚度t2相同即可(即t1＝t2)。另外，由于绝缘膜zm1和绝缘层bx由相同材料构成，因此，步骤s11中的soi区域1a的绝缘膜zm1的蚀刻厚度和体区域1b的绝缘层bx的蚀刻厚度大致相同。因此，优选在即将执行步骤s11的蚀刻工序之前的阶段soi区域1a的绝缘膜zm1的厚度t1和体区域1b的绝缘层bx的厚度t2相同(t1＝t2)，从而能够使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1的厚度和体区域1b的绝缘层bx的厚度相同。此外，在步骤s10的蚀刻工序刚结束后和即将执行步骤s11的蚀刻工序之前，soi区域1a的绝缘膜zm1和体区域1b的绝缘层bx各自的厚度没有变化。因此，优选在步骤s10的蚀刻工序刚结束后的阶段soi区域1a的绝缘膜zm1的厚度(t1)和体区域1b的绝缘层bx的厚度(t2)相同(t1＝t2)，从而能够使在即将执行步骤s14的蚀刻工序之前的soi区域1a的绝缘膜zm1的厚度与体区域1b的绝缘层bx的厚度相同。

因此，优选以使在步骤s10的蚀刻工序刚结束后的阶段soi区域1a的绝缘膜zm1的厚度(t1)与体区域1b的绝缘层bx的厚度(t2)相同(t1＝t2)的方式，来设定上述步骤s2中的绝缘膜zm1的形成膜厚。具体地说，只要将上述步骤s2中的绝缘膜zm1的形成膜厚，设定为在执行上述步骤s2的阶段中的绝缘层bx的厚度与上述步骤s10中的soi区域1a的绝缘膜zm1的蚀刻厚度(蚀刻量)的合计值即可。这样一来，在步骤s10的蚀刻工序刚结束后的阶段，soi区域1a的绝缘膜zm1的厚度(t1)与体区域1b的绝缘层bx的厚度(t2)变为相同(t1＝t2)。另一方面，只要根据半导体器件的要求特性等，设定在上述步骤s1中准备soi衬底1的阶段下的绝缘层bx的厚度即可。

以上，基于实施方式具体地说明了由本发明人完成的发明，但本发明并不受限于所述实施方式，当然能够在不脱离其精神的范围内进行各种变更。