在与晶闸管相邻的沟槽中具有栅极的晶闸管存储器单元的制作方法

相关申请的交叉引用

本专利申请享有于2016年6月29日提交的美国专利申请no.15/197,640和2016年6月3日提交的美国临时专利申请no.62/345,203的权益，其连同其他参考通过引用并入本申请中。

背景技术：

本发明涉及集成电路器件，尤其涉及诸如动态随机存取存储器(dram)的易失性随机存取存储器。

dram是一种类型的随机存取存储器，其将一比特的数据存储在耦合到集成电路内的晶体管的电容器中。在大约每三年中，光刻缩放和工艺改进通常将dram中存储的比特数翻两番。然而，单独的存储器单元已经变得非常小以至于维持每个单元的电容以及减少电荷泄漏会显着地抑制尺寸的持续减小。

需要比常规的单晶体管单电容器单元更小的dram存储器单元，其可以容易地缩放至20nm设计规则以下，其与标准体状硅工艺兼容，并且其在静态和动态上都消耗较低的功率。

技术实现要素：

本发明提供一种适于实现动态随机存取存储器的易失性存储器阵列，其中晶闸管形成在体硅衬底中并且通过在一个方向上的绝缘材料的浅沟槽和在垂直方向上的绝缘材料的较深沟槽而彼此隔离。晶闸管可以包括垂直晶闸管，例如pnpn或npnp。存储器单元阵列设置成交叉点格栅并且由金属导体以及掩埋的重掺杂层互连。

在一个实施例中，存储器阵列包括行线和列线，并且每个垂直pnpn晶闸管具有连接到行线的阳极以及耦合到列线的阴极。

衬底优选为p导电类型，n导电类型的掩埋层在第一方向上延伸以便提供列线和用于耦合到该列线的晶闸管的阴极。在掩埋层上交替p导电类型层和n导电类型层提供晶闸管的基极，上p导电类型层提供晶闸管的阳极。

耦合到晶闸管的阳极的在与第一方向正交的第二方向上延伸的导电层提供行线。根据需要，栅极可以形成在绝缘材料中以提供用于提高开关速度的nmos和pmos晶体管。

在实施例中，制造pnpn垂直晶闸管的阵列的方法包括将n导电类型的掺杂剂引入到p导电类型的半导体衬底中，由此提供掩埋层以形成用于垂直晶闸管的列线和阴极。

然后，在掩埋层之上形成p导电类型的外延层。通过掩模进行蚀刻去除外延层和掩埋层以暴露衬底的部分从而形成利用诸如二氧化硅的绝缘材料填充的平行深沟槽。

再次蚀刻外延层以形成垂直于深沟槽的平行浅沟槽。在利用绝缘材料填充浅沟槽之后，对晶闸管的基极和阳极进行掺杂，并且形成所期望的电接触部和连接器。

操作存储器阵列以将所选择的晶闸管编程为‘导通’的方法包括以下步骤：将正电位施加到所选择的晶闸管所连接到的行线，并将较低电位施加到所选择的晶闸管所连接到的列线，其中正电位与较低电位之间的差异大于导通晶闸管所需的差异。所有未选择的线具有施加到这些未选择的线不足以改变其他晶闸管的状态的电位。为了使所选择的晶闸管截止，将低电位施加到行线，并且将正电位施加到列线足以使其截止。所有未选择的线具有施加到这些未选择的线不足以改变其他晶闸管的状态的电位。

对所选择的晶闸管读取至行线的正电位和至列线的较低电位。如果将所选择的晶闸管编程为导通，则正电位和较低电位之间的差异足以将列线拉到较高的电位，但如果将所选择的晶闸管编程为截止，则正电位和较低电位之间的差异不足以使晶闸管将列线拉至较高的电位。

施加到未选择的行线和列线的电位不足以改变其数据。维持行线和列线上的电位足以使导通的晶闸管保持导通，但不足以使截止的晶闸管导通，使得将存储的数据保留在阵列中。

提供一种用于减少要为了操作而被访问的行线中的电流的技术。耦合到行线的存储器单元被分成多个组，并且通过将为了进行操作所需要的电位一次仅施加到一组，来实现用于对存储器单元执行该操作的列线。将所有其他列线维持在较低的电位。然后执行操作，并选择下一组。

一种用于刷新存储器阵列的方法包括将阵列分成扇区并且在逐个扇区的基础上对其进行刷新，例如，通过仅将待刷新的扇区中的那些行线可切换地连接到刷新线从而提供刷新线以将电流或电压脉冲施加到扇区。

由于导通晶闸管耗散功率，因此可以通过使用奇偶校验位来控制阵列中的功耗，以便更紧密地平衡导通晶闸管存储器单元和截止晶闸管存储器单元的数量。例如，两个奇偶校验位可以针对所存储的字定义四个状态，这四个状态表示不改变所存储的字、反转所存储的字的前四位、反转所存储的字的后四位以及完全反转所存储的字。这种方法允许所存储的字平均具有大致相同数量的导通晶闸管和截止晶闸管。

通过考虑下面的具体实施方式和说明书附图，本发明的其他目的、特征和优点将会变得显而易见，在所有附图中相同的参考标记表示相同的特征。

附图说明

图1是示出了如在集成电路中实现的2×2存储器单元阵列的拓扑的布局图。图1还示出了在后续附图中所示的横截面a-a’和b-b’的位置。

图2示出了在与晶闸管相邻的沟槽中具有nmos栅极的晶闸管存储器单元的a-a’截面图。

图3是示出了具有图2所示的nmos栅极的2×2存储器单元阵列的电路示意图。

图4示出了在与晶闸管相邻的沟槽中具有pmos栅极的晶闸管存储器单元的a-a’截面图。

图5是示出了具有图4所示的pmos栅极的2×2的存储器单元阵列的电路示意图。

图6示出了在与晶闸管相邻的沟槽中具有pmos栅极的晶闸管存储器单元的(沿字线截取的)a-a’截面图。

图7示出晶闸管存储器单元的掺杂分布。

图8示出了在与晶闸管相邻的沟槽中具有pmos栅极的晶闸管存储器单元的vhold_min/max与t-273的关系。

图9示出了在与晶闸管相邻的沟槽中具有pmos侧壁栅极的晶闸管存储器单元的a0与t-273的关系。

图10示出了在与晶闸管相邻的沟槽中具有pmos侧壁栅极的晶闸管存储器单元的操作条件。

图11示出了vtrigger(a1)和vhold(a0)与温度的关系。

具体实施方式

1.单独的存储器单元

本发明提供一种基于晶闸管的易失性存储器单元、制造该单元的方法，以及操作这种单元的阵列的方法。存储器单元特别适用于在动态随机存取存储器(dram)集成电路、以及其中嵌入dram存储器的电路中的使用。

图1是示出了如在集成电路中实现的2×2存储器单元阵列的拓扑的布局图。图1还示出了在后续附图中所示的横截面a-a’和b-b’的位置。

在实施例中，2×2存储器单元阵列包括四个垂直晶闸管(例如，pnpn)，在布局的角部具有阳极20。深二氧化硅沟槽22将左晶闸管与右晶闸管隔离，而浅沟槽21将上晶闸管与下晶闸管隔离。

导线24为存储器阵列提供行线，并且耦合到晶闸管的阳极。类似的行线(未示出)延伸跨越行线24之上的行中晶闸管的阳极。

2.制造工艺

接下来描述用于制造图6中的a-a’截面图所示的结构的工艺的各种实施例。首先，利用n型导电类型的掺杂剂(例如，砷)将p导电类型的硅衬底掺杂到范围从1e19至5e20的浓度。半导体衬底层可以包括诸如硅或硅-锗合金的单晶半导体材料。通过公知的半导体制造技术(例如，离子注入)来引入n导电类型的掺杂剂，并且其延伸到衬底中至200nm～500nm的深度。整个单元阵列区域对这种掩埋的n型掺杂是开放的。接下来，还使用公知的半导体制造工艺技术，在下面的结构的顶部上形成厚度在约300nm与500nm之间的外延硅层。外延层可以是本征的或原位掺杂成p导电类型。

接下来，遍及半导体结构的上表面生长或沉积薄的二氧化硅(衬垫)层。使用公知的工艺技术在衬垫氧化物层上形成氮化硅层。使用掩模(未示出)，蚀刻开口穿过氮化硅层和衬垫氧化物层，以暴露出将要在其中形成深沟槽的外延层的上表面。使用图案化的衬垫作为硬掩模，在有或没有光致抗蚀剂去除的情况下，然后执行反应离子蚀刻(rie)步骤以蚀刻穿过存储器单元区域的深沟槽，例如，如图1的顶视图所示。这些深沟槽向下延伸穿过叠置层到达衬底。注意，深沟槽彼此平行。利用诸如二氧化硅的绝缘材料填充深沟槽。这是通过如下方式来实现的：首先在沟槽的侧壁和底部的所暴露的硅表面上生长薄的内衬氧化物。然后，使用例如高密度等离子体(hdp)增强化学气相沉积(cvd)，利用二氧化硅填充沟槽达到适当的厚度，通常在结构的上表面上方延伸。接下来，使用具有高选择性浆料的公知的化学机械抛光(cmp)来平面化表面，并将向下去除过量的沟槽氧化物至衬垫氮化物。然后，执行另一个掩模步骤，并且蚀刻浅沟槽。注意，较浅的沟槽的深度延伸到n导电类型的外延层，并不向下延伸到p型衬底。

接下来，以与前述相同的方式，氧化浅沟槽，然后利用二氧化硅对其进行填充。在利用二氧化硅填充沟槽并通过cmp对其进行平面化之后，再次使用常规的湿法或干法蚀刻将上面的二氧化硅和氮化硅层蚀刻掉。

使用离子注入步骤将p导电类型杂质和n导电类型的杂质引入到半导体的上表面中，产生pnpn晶闸管结构。n导电类型的杂质可以是砷，而p导电类型的杂质可以是硼，例如二氟化硼。接下来，将诸如钛、钴或镍的难熔金属沉积到上表面上。然后执行快速热退火(rtp)以在半导体区域中产生导电金属硅化物，以向晶闸管的阳极提供欧姆接触。然后通过湿法蚀刻去除未反应的金属。掩埋的n型区域提供阴极连接。

导线提供将行的晶闸管的阳极连接在一起的行线。这些导体可以是使用公知的半导体制造技术形成的金属、金属硅化物或掺杂的多晶硅。

可以形成针对阳极结构的替代实施例。凸起的源极/漏极技术可以用于通过结构的上表面上的硅的选择性外延生长来形成阳极。该p型区域可以原位掺杂或使用掩模和注入步骤。根据前述实施例，难熔金属和退火步骤可以用于形成阳极电极。凸起的源极/漏极技术与较浅的沟槽兼容，但仍然能够实现用于n-区域和p-区域的附加空间。

可以使用用于垂直晶闸管制造的替代实施例。上述用于制造垂直晶闸管的方法可能由于较高能量的注入离子散射和沟道效应而导致具有峰值浓度和厚度限制的注入的p型基极区域和n型基极区域。替代工艺可能导致其他的基极掺杂分布，同时维持平面硅表面。

首先，执行掩埋层n型注入。然后，遍及上表面生长具有期望厚度(例如80nm-130nm)的外延硅。接下来，利用光致抗蚀剂或其他材料对集成电路的外围区域进行掩模。然后，利用适当的掺杂剂注入p型基极区域。然后从晶圆去除掩模材料，并且随后遍及晶圆的上表面生长具有期望厚度(例如120nm-200nm)的另一外延层，并被掺杂n型以形成n型基极区域。最后，替代工艺返回到如前所述的沟槽隔离区域的形成。

3.存储器单元阵列的操作

存储器单元的阵列可以包括如上所述的晶闸管。各种方法可用于操作任意大小的存储器阵列以适当地读取、写入以及刷新存储器阵列。本发明不限于任何特定数目的阳极和阴极存取线或存储器单元。在示例性存储器阵列中，单独保持的存储器单元各自连接到阳极线和阴极线。

阵列中单独的晶闸管可能会在一段时间内由于泄漏电流而逐渐丢失其所存储的数据。虽然在常规的单个晶体管单个电容器dram存储器单元中这种泄漏基本上较少发生，但为了克服泄漏电流，可以将阵列置于待机状态，从而保持所存储的数据。在这种情况下，‘截止’晶闸管不受影响，而‘导通’晶闸管连续充电至‘导通’状态。由于这种待机状态持续消耗功率，因此在维持晶闸管处于待机状态与允许放电以及周期性地刷新阵列之间存在折衷。在实施例中，整个阵列每秒刷新1至10次。这低于基于常规fet的dram需要刷新的频率。

图2和图3示出了本发明的晶闸管存储器单元的其他实施例。在实施例中，可以将nmos栅极80添加到结构的深沟槽中。栅极可以增加写入速度，并可以降低写入电压。因为栅极的添加增加了工艺复杂性，所以栅极的使用取决于对存储器阵列所期望的特定应用。

可以通过首先执行如前所述的深硅蚀刻而在深沟槽中形成栅极80。然后，氧化沟槽的侧壁，从而形成栅极氧化物，其将栅极电极与掺杂区域32、59和57隔离。然后，例如通过化学气相沉积工艺利用二氧化硅部分填充沟槽。然后，遍及结构沉积共形掺杂多晶硅层。在各向异性蚀刻步骤去除除如图2所示之外的整个共形多晶硅层之后，执行另一个沟槽填充操作以完成填充沟槽。然后执行适当的平面化步骤，例如，使用化学机械抛光或其他技术。随后在工艺中，制造电连接来耦合栅极80以控制栅极线(gl)。

图3是示出了如上所述添加有栅极80的晶闸管存储器单元的阵列的电路示意图。当通过栅极线gl导通时，栅极80使npn晶体管82短路，该npn晶体管82将pnp晶体管83的基极连接到阴极线kl。这种方法具有上述优点——降低写入电压并允许更快的数据写入。

图4示出了在深沟槽中具有侧壁pmos栅极86的垂直晶闸管单元的另一个实施例。这些以与上述栅极80相同的方式形成。掩埋的栅极86可以在拾取区域连接和耦合到栅极线(gl)。这些栅极以与上述相同的方式形成。在深硅沟槽蚀刻步骤之后，形成沟槽栅极氧化物。然后，利用二氧化硅将沟槽部分填充至n-阴极/p-基极结上方的深度。然后，形成例如掺杂多晶硅的共形导电栅极层。然后，对栅极层进行各向异性蚀刻以形成完全覆盖n型基极的侧壁栅极。最后，利用二氧化硅填充沟槽，然后使用公知的技术进行平面化。

图5是其中使用图4的pmos栅极86的存储器阵列的电路示意图。当由栅极线gl导通时，栅极86使pnp晶体管83短路，该pnp晶体管83将npn晶体管82的基极连接到阳极线al。这种方法可以具有如上针对nmos栅极所讨论的优点。

在其他实施例中，栅极80、86可以部分地或以分离段的形式或完全地围绕晶闸管而形成。

在实施例中，如图2和图4所示，由沟槽分开的两个相邻的晶闸管可以在沟槽中包括两个分离的栅极，一个栅极针对各自较接近的晶闸管。

在另一个实施例(未示出)中，由沟槽分开的两个相邻的晶闸管可以包括一个组合栅极，其在沟槽中大致居中，由两个相邻晶闸管共享该组合的栅极。

在实施例中，由与位线平行的长而连续的栅极线来连接在沟槽中大致居中的组合栅极，对于许多相邻的晶闸管，位线处在m1层。

在另一个实施例中，由与字线平行的短而不连续的栅极线来连接在沟槽中大致居中的组合栅极，对于一些相邻的晶闸管，字线处在m2层中。

在实施例中，由沟槽分开的两个相邻的晶闸管可以包括在沟槽中偏离中心的一个组合栅极，该组合栅极用于较接近的晶闸管。

在实施例中，在沟槽中偏离中心的组合栅极连接到平行于位线的栅极线。

在另一个实施例中，在沟槽中偏离中心的组合栅极连接到平行于字线的栅极线。

在实施例中，沟槽中的栅极线设置成与晶闸管的上基极相邻。

在实施例中，沟槽中的栅极线设置成与晶闸管的下基极相邻。

在实施例中，沟槽中的栅极线设置成在沟槽的中间深度附近。

在其他实施例中，栅极80可以由其他导电材料(例如金属或硅化物或不同材料的组合)形成。

在实施例中，栅极80、86可以具有约30-50埃的厚度。

在实施例中，一种易失性存储器包括：第一多条行线；第二多条列线；以及垂直晶闸管的阵列，所述垂直晶闸管具有耦合到所述行线和所述列线之一的阳极并且具有耦合到所述行线和所述列线中的另一个的阴极。

在实施例中，一种制造具有行线、列线以及垂直晶闸管的阵列的易失性存储器阵列的方法，所述垂直晶闸管具有耦合到所述行线和所述列线之一的阳极并且具有耦合到所述行线和所述列线中的另一个的阴极，所述方法包括：将相反导电类型的掺杂剂引入到第一导电类型的半导体衬底中，从而提供掩埋层，所述掩埋层为每个所述垂直晶闸管提供阴极；在所述掩埋层上形成第一导电类型的外延层；将所有的所述外延层和所述掩埋层去除以从在所述存储器阵列的第一方向上延伸的第一多个平行区域暴露所述衬底的部分，从而形成第一多个深沟槽；利用绝缘材料填充所述第一多个深沟槽；将所有的所述外延层去除以从在所述存储器阵列的第二方向上延伸的第二多个平行区域暴露所述掩埋层的部分，从而形成第二多个浅沟槽；利用绝缘材料填充所述第二多个浅沟槽；将相反导电类型的掺杂剂引入所述外延层的上部部分中，以形成上部相反导电类型的区域，所述上部相反导电类型的区域通过所述外延层的下部部分与所述掩埋层分离；以及将第一导电类型的掺杂剂引入到所述上部相反导电类型的区域的顶部部分中，以形成每个所述垂直晶闸管的阳极。

在实施例中，一种制造具有行线、列线以及垂直晶闸管的阵列的易失性存储器阵列的方法，所述垂直晶闸管具有耦合到所述行线和所述列线之一的阳极并且具有耦合到所述行线和所述列线中的另一个的阴极，所述方法包括：将相反导电类型的掺杂剂引入到第一导电类型的半导体衬底中，从而提供掩埋层，所述掩埋层为每个所述垂直晶闸管提供阴极；在所述掩埋层上形成第一导电类型的第一外延层；在所述第一外延层上形成相反导电类型的第二外延层；将所有的所述第一外延层和所述第二外延层以及所述掩埋层去除以从在所述存储器阵列的第一方向上延伸的第一多个平行区域暴露所述衬底的部分，从而形成第一多个深沟槽；利用绝缘材料填充所述第一多个深沟槽；将所有的所述第一外延层和所述第二外延层去除以从在所述存储器阵列的第二方向上延伸的第二多个平行区域暴露所述掩埋层的部分，从而形成第二多个浅沟槽；利用绝缘材料填充所述第二多个浅沟槽；以及将第一导电类型的掺杂剂引入到所述第二外延层的顶部部分中，以形成每个所述垂直晶闸管的阳极。

在实施例中，电压不在读出/写入/保持之间改变。

在实施例中，电压可以由温度补偿源来调节。

在实施例中，结果可以包括较低的ac电压。在实施例中，如图10所示，结果可以包括去除2.5伏晶体管。

在实施例中，操作条件可以包括1.2伏晶体管。

在实施例中，如图10所示，结果可能包括去除rmw。这可能是因为交叉点中的半干扰风险由于较低的工作电压而消失。

在实施例中，操作窗口可以从-40摄氏度提高到125摄氏度。

在实施例中，宏区域效率增加。

在实施例中，减小了单元间的电容耦合。

在实施例中，如图6所示，位线(m1层)连接到p+阳极，并且字线(m2层)连接到n+阴极。在实施例中，(辅助写入的)侧壁栅极可以包括钨，例如具有适当的导电性。在实施例中，垂直pfet从晶闸管的p+区向下延伸到pw区。在实施例中，边缘重叠对于电容提供屏蔽。在实施例中，例如利用欧姆接触，以及在sti沟槽的附近、在sti沟槽处或在sti沟槽的底部，形成bnw之间的掩埋钨桥。在实施例中，m2带间下降(strapbetweendrops)。

在实施例中，如图7所示，示出了晶闸管的掺杂水平。在实施例中，一些峰可以包括肩峰。

在实施例中，如图8所示，dc电压(保持和干扰)显示大窗口。

在实施例中，如图9所示，ac触发时间在温度范围内保持基本恒定。

关于使用晶闸管阵列作为存储器单元的一个潜在问题是在用于读取存储器单元的访问操作期间需要较高行电流。我们使用‘行’这个词作为阳极的同义词，‘列’作为阴极的同义词。还可以使用字线和位线。为了减少对较高行电流的需求，我们使用一种我们称之为滚动字线的技术。

上述数据编码技术或其他类似方法在将阵列待机电流维持在相对恒定水平的情况下是有用的，并用于电流源受控的待机操作。常规的逻辑电路可以用于检测其数量和位置，执行所期望的反转(或不执行)，并将奇偶校验位加到所存储的数据中。

通过提供保持电压或电流而将存储在晶闸管存储器阵列中的数据维持成待机，从而不需要刷新。在这些待机条件下，保持‘0’数据的所有存储器单元都传导非常低而有限的电流。由于保持电流与保持电压之间的指数关系，而使电流源可以用于使单元在待机中保持带电(alive)。我们描述了使用恒流源在低待机电流下维持数据保持以将阵列偏置到最佳保持电压的技术。

在上述的偏置方案下，保持‘0’数据的所有存储器单元传导非常低而有限的电流，以便在不需要刷新的情况下维持阵列数据。替代方法用于将所提供的电流调整到甚至更低的值，其不足以无限期地维持数据完整性，但是其足以在最小“保持”周期(例如1毫秒)内维持数据完整性。这种方法允许待机电流明显减小。然而，为了无限期地维持数据的完整性，在逐个扇区的基础上执行后台刷新操作，其中在短时间段内将针对扇区设置的保持电流增加到更高的值以将单元水平重新建立到更好的值，但是然后降低回正常的待机电流。这允许扇区中的所有单元同时刷新，而不是像当前使用常规dram所做的那样在逐行的基础上进行刷新。进一步而言，刷新不干扰正常的读出/写入操作，从而使刷新操作在外部不可见。

为了说明和描述的目的，已经呈现了对本发明的描述。并不旨在穷举或将本发明限制为所描述的精确形式，并且根据以上教导可以进行许多修改和变化。选择和描述实施例以便最好地描述本发明的原理及其实际应用。本说明书将使本领域技术人员能够根据要适于的特定用途砸在各种实施例中并且以各种修改最好地利用和实施本发明。本发明的范围由所附权利要求限定。