一种半导体晶体管结构及其制备方法与流程

本发明涉及集成电路制造领域，特别是涉及一种半导体晶体管结构及其制备方法。

背景技术：

随着集成电路技术的快速发展，集成电路中器件的密集度越来越高，半导体器件的特征尺寸不断减小，特别是有效栅长(effectivegatelength)的缩短，短沟道效应(short-channeleffects)导致的漏电问题、热载流子效应(hotcarriereffect)等问题，对器件可靠性提出了挑战。

专利公开号为cn101248528b的一篇专利文献，名为存储器上的侧壁隔离件，公开了一种在存储器件上制造侧壁间隔件(sidewallspacer)的方法、以及包括这种侧壁间隔件的存储器件，在其外围电路中的晶体管的侧壁间隔为“l”型，厚度大于其存储阵列中晶体管的侧壁间隔，并利用该侧壁间隔的厚度来确定外围电路中晶体管源极/漏极注入的位置。其中提到使用侧壁间隔使源极与漏极的离子注入分步进行，梯度式的掺杂分布，即源漏外延的轻掺杂区域(ldd)和源漏重掺杂区域，这对于短沟道效应的改善具有帮助。此外，也可改善组件的可靠度，如热电子效应。然而，目前这种仅包含轻掺杂区域和重掺杂区域的简单的梯度分布，对器件性能的改善并不能满足器件尺寸进一步缩小的要求。

因此，如何能够进一步改善器件的短沟道效应，提高半导体器件的可靠性，已成为本领域技术人员亟待解决的一个重要问题。

技术实现要素：

鉴于以上所述现有技术，本发明的目的在于提供一种半导体晶体管结构及其制备方法，用于改善现有技术中短沟道效应导致的种种问题。

为实现上述目的及其他相关目的，本发明提供一种半导体晶体管结构，包括：

半导体衬底；

沟道，位于所述半导体衬底之上；

栅极组件，位于所述沟道之上，所述栅极组件包括栅氧层、位于所述栅氧层上的栅电极；侧壁隔离结构，位于所述栅极组件的侧壁，由所述栅极组件侧壁由内向外依次包括第一隔离层、第二隔离层以及第三隔离层；

源区和漏区，形成于所述半导体衬底中并分别位于所述沟道的两端，所述源区包括由所述沟道向外依次排布的第一轻掺杂源区、第二轻掺杂源区以及重掺杂源区；所述漏区包括由所述沟道向外依次排布的第一轻掺杂漏区、第二轻掺杂漏区以及重掺杂漏区；及

源接触电极和漏接触电极，分别设置于所述重掺杂源区和所述重掺杂漏区的上方；其中在相邻两个的所述栅极组件中的所述第一隔离层之间的第一间隙界定所述第一轻掺杂源区与所述第一轻掺杂漏区的形成轮廓、所述第二隔离层之间的第二间隙界定所述第二轻掺杂源区与所述第二轻掺杂漏区的形成轮廓、以及所述第三隔离层之间的第三间隙界定所述重掺杂源区与所述重掺杂漏区的任一形成轮廓。

可选地，晕环区形成于所述半导体衬底中在所述第一轻掺杂源区下方且所述第二轻掺杂源区靠近所述沟道的一侧，以及在所述第一轻掺杂漏区下方且所述第二轻掺杂漏区靠近所述沟道的一侧。

进一步可选地，所述晕环区的掺杂类型与所述半导体晶体管的沟道导电类型相反。

可选地，所述栅极组件还包括位于所述栅氧层与所述栅电极之间的多晶硅栅，所述多晶硅栅采用掺杂多晶硅，其掺杂类型与所述半导体晶体管的沟道导电类型相同。

可选地，所述栅电极包括金属衬垫层和位于所述金属衬垫层上的金属钨；所述金属衬垫层的材料包含具有导电性能的金属-非金属化合物、多元化合物和合金中的其中一种，其电阻率为2×10^-8～1×10²ω·m，任一的所述源接触电极和所述漏接触电极皆包括金属钨和包裹所述金属钨的金属衬垫层，所述金属衬垫层的材料选自于具有导电性能的金属-非金属化合物、多元化合物、合金中所构成群组的其中一种，其电阻率为2×10^-8～1×10²ω·m。

可选地，所述侧壁隔离结构的材料选自于氮化硅(sin)、氮氧化硅(sion)、氮碳化硅(sicn)、氧化硅(sio2)中所构成群组的其中一种，其电阻率为2×10¹¹～1×10²⁵ω·m。

可选地，所述第一隔离层的材料包含氮化硅(sin)，第二隔离层的材料包含氧化硅(sio2)，第三隔离层的材料至少包含氮化硅(sin)和氮氧化硅(sion)中的其中一种。

可选地，所述第一轻掺杂源区、所述第二轻掺杂源区、所述第一轻掺杂漏区以及所述第二轻掺杂漏区的任一掺杂浓度低于所述重掺杂漏区和所述重掺杂源区的任一掺杂浓度；并且所述第一轻掺杂源区、所述第二轻掺杂源区、所述重掺杂源区、所述第一轻掺杂漏区、所述第二轻掺杂漏区、所述重掺杂漏区的掺杂类型与所述半导体晶体管的沟道导电类型相同。

可选地，所述重掺杂源区用于接合所述源接触电极的表面相对凹陷于所述第一轻掺杂源区与所述第二轻掺杂源区的上表面，并且所述重掺杂漏区用于接合所述漏接触电极的表面相对凹陷于所述第一轻掺杂漏区与所述第二轻掺杂漏区的上表面。

为实现上述目的及其他相关目的，本发明还提供一种半导体晶体管结构的制备方法，包括如下步骤：

s1在半导体衬底上依次形成沟道区层、栅氧层、多晶硅栅层、栅电极层和介质层；

s2刻蚀沟槽至所述栅氧层，根据所述栅电极层预设的栅电极宽度定义形成栅极组件；

s3在步骤s2所得的所述栅极组件结构表面形成第一隔离层材料；

s4刻蚀去除位于所述沟槽底部的第一隔离层材料、所述栅氧层和所述沟道区层，在所述沟槽底部露出所述半导体衬底，并在相邻两个的所述栅极组件中的所述第一隔离层材料之间形成第一间隙；

s5向所述沟槽底部进行第一次离子注入，在所述半导体衬底内形成第一轻掺杂源区和第一轻掺杂漏区，其中所述第一间隙界定所述第一轻掺杂源区与所述第一轻掺杂漏区的形成轮廓；

s6在步骤s5所得结构表面形成第二隔离层材料；

s7刻蚀去除所述栅极组件顶部和所述沟槽底部的第二隔离层材料，在所述沟槽底部露出部分所述第一轻掺杂源区和第一轻掺杂漏区，并在相邻两个的所述栅极组件中的所述第二隔离层材料之间形成第二间隙；

s8向所述沟槽底部进行第二次离子注入，在所述半导体衬底内形成第二轻掺杂源区和第二轻掺杂漏区；其中所述第二间隙界定所述第二轻掺杂源区与所述第二轻掺杂漏区的形成轮廓；

s9在步骤s8所得结构表面形成第三层隔离层材料；

s10向所述沟槽填充介质材料，使所述介质材料填满所述沟槽并覆盖步骤s9所得结构的顶部；

s11刻蚀出源接触通孔和漏接触通孔在相邻两个的所述栅极组件中的所述第三隔离层材料之间，任一的所述源接触通孔和所述漏接触通孔具有在所述第三隔离层材料之间的第三间隙；

s12经由所述源接触通孔和所述漏接触通孔进行第三次离子注入，分别形成重掺杂源区和重掺杂漏区，其中所述第三间隙界定所述重掺杂源区与所述重掺杂漏区的任一形成轮廓；及

s13在所述源接触通孔和所述漏接触通孔内形成源接触电极和漏接触电极。

可选地，步骤s8中，向所述沟槽底部进行第二次离子注入时，并采用倾斜角度离子注入，在所述第一轻掺杂源区和所述第一轻掺杂漏区的下方，与所述第二轻掺杂源区和第二轻掺杂漏区靠近所述沟道区两端的部位，形成晕环区。

可选地，步骤s1中，形成所述多晶硅栅层时，包括对所述多晶硅栅层进行离子注入。

可选地，刻蚀所述第一隔离层材料、所述第二隔离层材料、所述源接触通孔和所述漏接触通孔采用等离子体干法刻蚀。

可选地，在离子注入后，形成所述第一轻掺杂源区、所述第二轻掺杂源区、所述重掺杂漏区、所述第一轻掺杂漏区、所述第二轻掺杂漏区、所述重掺杂源区以及所述晕环区后进行退火扩散的步骤。

可选地，步骤s10中，采用旋涂介电材料的方法填充介质材料，并通过干法刻蚀或化学机械抛光平坦化顶部表面。

可选地，形成所述第一隔离层材料、所述第二隔离层材料、所述第三隔离层材料的方法为原子层沉积或低压化学气相沉积；形成所述栅电极层、所述源接触电极以及所述漏接触电极的方法为原子层沉积、化学气相沉积或物理气相沉积。

可选地，步骤s7刻蚀去除所述沟槽底部的所述第二隔离层材料时，过刻蚀入所述半导体衬底，过刻蚀深度为第一深度；步骤s11刻蚀所述源、漏接触通孔时，在底部过刻蚀入所述半导体衬底，过刻蚀深度为第二深度；所述第二深度大于所述第一深度。

为实现上述目的及其他相关目的，本发明提供一种半导体晶体管结构，包括：

半导体衬底，包含源漏区及沟道，所述源漏区包括由所述沟道向外依次排布的第一轻掺杂区、第二轻掺杂区以及重掺杂区；

栅极组件，位于所述沟道之上，所述栅极组件包括栅氧层、位于所述栅氧层上的栅电极；及

侧壁隔离结构，位于所述栅极组件的侧壁，由所述栅极组件侧壁包括第一隔离层、第二隔离层以及第三隔离层；

其中在相邻两个的所述栅极组件中的所述第一隔离层之间的第一间隙界定所述第一轻掺杂区的形成轮廓、所述第二隔离层之间的第二间隙界定所述第二轻掺杂区的形成轮廓、以及所述第三隔离层之间的第三间隙界定所述重掺杂区的形成轮廓。

可选地，所述第二轻掺杂区连接所述第一轻掺杂区与所述重掺杂区，并且所述第二轻掺杂区的掺杂深度相对大于所述第一轻掺杂区的掺杂深度，亦相对大于所述重掺杂区的掺杂深度。

可选地，所述第一隔离层与所述第三隔离层包含相同隔离层材料，而产生不相同于所述第二隔离层的刻蚀选择比。即所述侧壁隔离结构的各隔离层材料为交替变化。

如上所述，本发明的半导体晶体管结构及其制备方法，具有以下有益效果：

本发明的半导体晶体管结构及制备方法，采用了多层复合结构作为侧壁隔离，利用侧壁隔离结构形成多梯度的掺杂分布，有效改善了热电子效应及源漏穿通等漏电问题，提高了器件可靠性，并且简化制程使源漏注入区域屏蔽以接触窗结构作自对准注入。

附图说明

图1显示为本发明实施例提供的半导体晶体管结构的示意图。

图2a-2n显示为本发明实施例提供的半导体晶体管结构的制备流程示意图。

元件标号说明

100半导体衬底

200沟道

200’沟道区层

300栅极组件

301栅氧层

302多晶硅栅

302’多晶硅栅层

303栅电极

303’栅电极层

3031栅电极的金属衬垫层

3032栅电极的金属钨

304介质层

400侧壁隔离结构

401第一隔离层

401’第一隔离层材料

402第二隔离层

402’第二隔离层材料

403第三隔离层

403’第三隔离层材料

501第一轻掺杂源区

502第二轻掺杂源区

503重掺杂源区

504源接触电极

5041源接触电极的金属衬垫层

5042源接触电极的金属钨

601第一轻掺杂漏区

602第二轻掺杂漏区

603重掺杂漏区

604漏接触电极

6041漏接触电极的金属衬垫层

6042漏接触电极的金属钨

700晕环区

800介质材料

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

为了改善短沟道效应，本实施例将提供一种侧壁隔离(sidewallspacer)为多层复合结构的半导体晶体管及制备方法，利用侧壁隔离结构形成多梯度的源漏掺杂分布，可有效改善热电子效应及源漏穿通等漏电问题。

请参阅图1，本实施例提供的半导体晶体管结构，包括：

半导体衬底100；

沟道200，位于所述半导体衬底100之上；

栅极组件300，位于所述沟道200之上，包括栅氧层301、以及位于所述多晶硅栅302上的栅电极303；

侧壁隔离结构400，位于所述栅极组件300的侧壁，由所述栅极组件300侧壁向外依次包括第一隔离层401、第二隔离层402以及第三隔离层403；

源区和漏区，形成于所述半导体衬底100中，分别位于所述沟道200的两端，所述源区包括由所述沟道200向外依次排布的第一轻掺杂源区501、第二轻掺杂源区502以及重掺杂源区503；所述漏区包括由所述沟道200向外依次排布的第一轻掺杂漏区601、第二轻掺杂漏区602以及重掺杂漏区603；在所述第一轻掺杂源区501下方所述第二轻掺杂源区502靠近所述沟道200的一侧；

源接触电极504、漏接触电极604，分别设置于所述重掺杂源区503和所述重掺杂漏区603的上方。

具体地，在相邻两个的所述栅极组件300中的所述第一隔离层401之间的第一间隙可以界定所述第一轻掺杂源区501与所述第一轻掺杂漏区601的形成轮廓、所述第二隔离层402之间的第二间隙可以界定所述第二轻掺杂源区502与所述第二轻掺杂漏区602的形成轮廓、以及所述第三隔离层403之间的第三间隙可以界定所述重掺杂源区503与所述重掺杂漏区603的任一形成轮廓。

具体地，所述半导体衬底100可以为硅或其他适合的半导体材料衬底，本实施例中所述半导体衬底100为硅衬底上的p阱外延层。

具体地，所述沟道200的掺杂类型和掺杂浓度可以根据阈值电压的需要进行调整，例如可以为轻掺杂的n型或p型。

具体地，所述栅极组件300还可以包括位于所述栅氧层301上的多晶硅栅302。栅氧层301可以为sio2或其他适合的介电材料。多晶硅栅302可以采用掺杂多晶硅，其掺杂类型与所述半导体晶体管的沟道导电类型相同，以增强多晶硅栅302的导电性。即当所述半导体晶体管为pmos时，所述多晶硅栅302的掺杂类型为p型；当所述半导体晶体管为nmos时，所述多晶硅栅302的掺杂类型为n型。栅电极303可以包括金属衬垫层3031和位于所述金属衬垫层3031上的金属钨3032。其中，所述金属衬垫层3031的材料为具有导电性能的金属-非金属化合物、多元化合物或合金，电阻率为2×10^-8～1×10²ω·m，例如可以是tin、tisix、cosix、nisix或tisixny。

具体地，所述侧壁隔离结构400的材料至少包括sin、sion、sicn、sio2中的一种，电阻率为2×10¹¹～1×10²⁵ω·m。本实施例中，所述第一隔离层401为sin、第二隔离层402为sio2、第三隔离层403为sin或sion。

具体地，在所述第一轻掺杂漏区601下方所述第二轻掺杂漏区602靠近所述沟道200的一侧，可以设置有晕环(halo)区700。所述晕环区700的掺杂类型与所述半导体晶体管的沟道导电类型相反，以避免反穿通漏电流，防止源漏穿通，即当所述半导体晶体管为pmos时，所述晕环区700的掺杂类型为n型；当所述半导体晶体管为nmos时，所述晕环区700的掺杂类型为p型。

具体地，所述第一轻掺杂源区501、第二轻掺杂源区502、第一轻掺杂漏区601以及第二轻掺杂漏区602的任一掺杂浓度要低于所述重掺杂漏区503和重掺杂源区603的任一掺杂浓度；所述第一轻掺杂源区501、第二轻掺杂源区502、重掺杂源区503、第一轻掺杂漏区601、第二轻掺杂漏区602、重掺杂漏区603的掺杂类型与所述半导体晶体管的沟道导电类型相同，即当所述半导体晶体管为pmos时，所述第一轻掺杂源区501、第二轻掺杂源区502、重掺杂源区503、第一轻掺杂漏区601、第二轻掺杂漏区602、重掺杂漏区603的掺杂类型为p型；当所述半导体晶体管为nmos时，所述第一轻掺杂源区501、第二轻掺杂源区502、重掺杂源区503、第一轻掺杂漏区601、第二轻掺杂漏区602、重掺杂漏区603的掺杂类型为n型。在本实施例中，所述重掺杂源区503用于接合所述源接触电极504的表面可以相对凹陷于所述第一轻掺杂源区501与所述第二轻掺杂源区502的上表面，并且所述重掺杂漏区603用于接合所述漏接触电极604的表面可以相对凹陷于所述第一轻掺杂漏区601与所述第二轻掺杂漏区602的上表面。具体地，源接触电极504和漏接触电极604结构相同，可以包括金属钨5042，6042和包裹所述金属钨5042，6042的金属衬垫层5041，6041。其中，所述金属衬垫层5041，6041的材料为具有导电性能的金属-非金属化合物、多元化合物或合金，电阻率为2×10^-8～1×10²ω·m，例如可以为tin、tisix、cosix、nisix或tisixny。

下面进一步详细说明本实施例提供的半导体晶体管结构的制备方法。

请参阅图2a-2n，本实施例提供的半导体晶体管结构的制备方法，包括如下步骤：

s1在半导体衬底100上依次形成沟道区层200’、栅氧层301、多晶硅栅层302’、栅电极层303’和介质层304，如图2a所示。

本实施例中，半导体衬底100采用p阱外延层；沟道区层200’根据阈值电压的需要设计掺杂类型和掺杂浓度；栅氧层301采用sio2；形成多晶硅栅层302’时，包括对多晶硅栅层302’进行离子注入，以增强导电性；栅电极层303’包括金属衬垫层3031和位于所述金属衬垫层3031上的金属钨3032。其中，所述金属衬垫层3031的材料为具有导电性能的金属-非金属化合物、多元化合物或合金，电阻率为2×10^-8～1×10²ω·m，例如可以是tin、tisix、cosix、nisix或tisixny。介质层304采用sin或其他适合的绝缘材料。形成所述栅电极层303’的方法为原子层沉积、化学气相沉积或物理气相沉积。

s2刻蚀沟槽至栅氧层301，根据预设的栅电极宽度定义形成栅极组件300。如图2b所示，所述栅极组件300包括预设宽度w1的栅电极303和多晶硅栅302以及其下的栅氧层301。预设宽度w1可根据实际需要的栅电极宽度来设定。

s3在步骤s2所得结构表面形成第一隔离层材料401’。如图2c所示，所述第一隔离层材料401’覆盖所述沟槽的内表面。本实施例中，所述第一隔离层材料401’的材料为sin，形成所述第一隔离层材料401’的方法为原子层沉积或低压化学气相沉积。

s4刻蚀去除位于所述沟槽底部的第一隔离层材料401’、栅氧层301和沟道区层200’，在所述沟槽底部露出所述半导体衬底100，保留在所述沟槽侧壁的第一隔离层材料401’，得到位于所述栅极组件300侧壁的第一隔离层401。在相邻两个的所述栅极组件300中的第一隔离层401之间形成第一间隙。如图2d所示，所述第一隔离层401覆盖栅电极303和多晶硅栅302的侧壁。本实施例中，具体采用等离子体干法刻蚀的方法进行本步骤的刻蚀。

s5如图2e所示，向所述沟槽底部进行离子注入，在所述半导体衬底100内形成第一轻掺杂源区501和第一轻掺杂漏区601。其中所述第一间隙界定所述第一轻掺杂源区501与所述第一轻掺杂漏区601的形成轮廓。

s6在步骤s5所得结构表面形成第二隔离层材料402’。如图2f所示，所述第二隔离层材料402’覆盖所述沟槽侧壁的第一隔离层401、所述沟槽底部的第一轻掺杂源区501和第一轻掺杂漏区601。本实施例中，所述第二隔离层材料402’的材料为sio2，形成所述第二隔离层材料402’的方法为原子层沉积或低压化学气相沉积。

s7刻蚀去除所述栅极组件300顶部和所述沟槽底部的第二隔离层材料402’，保留位于所述沟槽侧壁的第二隔离层材料402’，得到第二隔离层402，在所述沟槽底部露出部分所述第一轻掺杂源区501和第一轻掺杂漏区601，如图2g所示。在相邻两个的所述栅极组件300中的第二隔离层402之间形成第二间隙。本实施例中，具体采用等离子体干法刻蚀的方法进行本步骤的刻蚀。为了形成源漏区的渐变结，刻蚀去除所述沟槽底部的第二隔离层材料402’时，过刻蚀入半导体衬底100，过刻蚀深度为第一深度d1。具体地，第一深度d1可以为1～8nm。

s8如图2h所示，向所述沟槽底部进行离子注入，形成第二轻掺杂源区502和第二轻掺杂漏区602。其中所述第二间隙界定所述第二轻掺杂源区502与所述第二轻掺杂漏区602的形成轮廓。此外，还可以采用倾斜角度离子注入，在所述第一轻掺杂源区501和第一轻掺杂漏区601的下方所述第二轻掺杂源区502和第二轻掺杂漏区602靠近所述沟道200的一侧，形成晕环(halo)区700，倾斜角度为θ。

s9在步骤s8所得结构表面形成第三层隔离层材料403’；如图2i所示，所述第三层隔离层材料403’覆盖所述沟槽侧壁的第二隔离层402、所述沟槽底部的第二轻掺杂源区502和第二轻掺杂漏区602。本实施例中，第三层隔离层材料403’的材料为sin或sion，采用原子层沉积或低压化学气相沉积形成。

s10如图2j所示，向所述沟槽填充介质材料800，使所述介质材料800填满所述沟槽并覆盖步骤s9所得结构的顶部。具体地，可以采用旋涂介电材料(spinondielectric，sod)的方法填充介质材料800，并通过干法刻蚀或化学机械抛光(cmp)平坦化顶部表面。介质材料800覆盖在步骤s9所得结构的顶部具有一定厚度h1。

s11如图2k所示，刻蚀出源、漏接触通孔(contactvia)。可以在相邻两个的所述栅极组件300中的所述第三隔离层材料403’之间，任一的所述源接触通孔和所述漏接触通孔具有在所述第三隔离层材料403’之间的第三间隙。刻蚀源、漏接触通孔时，在底部过刻蚀入半导体衬底100，以形成源漏区的渐变结。过刻蚀深度为第二深度d2，具体地，第二深度d2可以为2～15nm。刻蚀源、漏接触通孔可以采用等离子体干法刻蚀。

s12如图2l所示，经由所述源、漏接触通孔进行离子注入，分别形成重掺杂源区503和重掺杂漏区603，即实现源漏极的自对准离子注入。其中所述第三间隙界定所述重掺杂源区503与所述重掺杂漏区603的任一形成轮廓。

s13如图2m所示，在所述源、漏接触通孔内分别形成源触电极504和漏接触电极604。具体地，源触电极504和漏接触电极604分别包括金属钨5042，6042和包裹所述金属钨5042，6042的金属衬垫层5041，6041。形成源触电极504和漏接触电极604的方法可以为原子层沉积、化学气相沉积或物理气相沉积。

具体地，形成所述第一轻掺杂源区501、第二轻掺杂源区502、重掺杂源区503、第一轻掺杂漏区601、第二轻掺杂漏区602、重掺杂漏区603以及晕环(halo)区700还包括在离子注入后进行退火扩散，图2n为各掺杂区实施退火扩散之后的示意图。实际应用中，退火扩散可以在每次离子注入之后实施。

需要说明的是，上述制备方法可以用于制备单个半导体晶体管，例如pmos或nmos，也可以采用本方法同时制备多个半导体晶体管结构，例如制作cmos结构或制作集成电路中的晶体管阵列等器件结构。

综上所述，本发明的半导体晶体管结构及制备方法，采用了多层复合结构作为侧壁隔离，利用侧壁隔离结构形成多梯度的掺杂分布，有效改善了热电子效应及源漏穿通等漏电问题，提高了器件可靠性，并且简化制程使源漏注入区域屏蔽以接触窗结构作自对准注入。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。