低天线效应的集成电路以及降低集成电路天线效应的方法与流程

本发明涉及集成电路技术。

背景技术：

1958年美国德州仪器公司的基尔比发明了人类历史上第一个集成电路，它是将一个晶体管、一个电容以及三个衬底电阻组合在一起，利用手涂上黑蜡作为掩膜。与此同时，美国仙童公司的诺依斯也产生了类似的思想，开发出用于集成电路制造的平面工艺技术，从而推动这一伟大的理念不断发展至今。1964年，时任仙童公司研发实验室主任戈登·摩尔在题为“crammingmorecomponentsontointegratedcircuits”文章中首次提到“doublingoftransistordensityevery1.5years”这一著名的摩尔定律，推动着集成电路设计与制造工程师从不断缩小器件特征尺寸的理念逐步拓展到“morethanmoore”的理念。

集成电路的每一步前行都伴随着先进光刻制造工艺的不断革新。二氧化硅由于其良好的隔离特性以及制造简易的特点，使得硅元素成为集成电路广泛的制造材料，被誉为上天赐予的礼物。集成电路制造，通过在硅片上制造具有一定功能特点的电子器件，而后通过淀积层间介质以及导线金属把器件相互连接，最终制造成为具有特定功能的微芯片。平面工艺技术的思想中提到互联材料淀积在硅片表面，通过有选择地去除连接材料，形成由刻蚀技术为主导的互联图形。刻蚀的情况取决于待刻蚀图形的材料以及图形形状，如铝铜合金、多晶硅、隔离岛等。

集成电路的刻蚀是指利用物理或者化学的方法有选择地从硅片表面去除不需要的材料的过程，可以说是在硅片上面复制设计图形的重要过程。这个刻蚀的过程可以分为干法刻蚀和湿法腐蚀。干法刻蚀是利用气态的等离子体通过光刻胶的开孔形式与曝露的硅片表面发生反应；湿法刻蚀则是利用化学试剂与硅片表面的物质发生反应。干法刻蚀由于其刻蚀剖面各项异性、良好的刻蚀均匀性以及较小的脱胶光刻胶脱落问题而被普遍用于集成电路制造过程中对金属材质、多晶硅材质、介质材料的刻蚀。参见图1，等离子体刻蚀的过程通常是在等离子体刻蚀机16内部完成的。刻蚀反应腔体内部负电极17连接至硅片衬底14，正电极18连接至微波源发生器11，通过微波源11进行等离子体离化。当刻蚀气体进入反应腔体12，腔体内部的电场19便促使反应物发生分解，绝大部分电子和原子结合产生等离子体，之后反应正离子13由于强大电场的作用向着硅片表面方向进行加速，轰击硅片表面那些没有被光刻胶保护的材质15，去除表面曝露的那些材质而完成刻蚀过程。

参见图2，等离子体刻蚀的过程中，由于等离子体在反应腔内的产生并不能完全保证其均匀性，因此其内部等离子相对较为集中的区域或者刻蚀图形即金属或者多晶硅连线21与硅片表面的栅氧化层存在物理连接时，这些电荷就通过有源孔22聚集在栅极23与栅氧化层29界面处，在mos晶体管的栅氧化层29内部产生陷阱电荷。这些产生的陷阱电荷处于二氧化硅与硅片界面处禁带中部，很容易与硅交换电荷发生表面复合。当等离子体集中区域所带的电荷超过栅氧化层介质29所能承受的临界情况时，栅氧化层29便会发生本征击穿。在整个集成电路制造过程中，当反应腔内部某处的等离子发生集中以后，这些曝露的金属材质21或者多晶硅材质21就如同一根根天线一样，会收集这些电荷而导致其电位逐步上升某些情况下电位上升非常迅速。随着这些曝露的金属材质或者多晶硅材质不断延展，电荷收集的数量便会不断上升，电压也就越来越高。

栅氧化层是整个集成电路制造过程最为精细的环节，因此每一个独立的栅氧化层所能承受的最大电场强度基本没有差异，其厚度与耐压之间基本满足500v/um的关系。集成电路制造过程中利用这一特点，总结出常见的天线比率以及有源区泄放电荷规则来控制天线效应发生的可能性。整个规则的设计理念是利用为带能离子、电子和激发分子的等离子提供泄放通路而保障栅氧化层可靠性。通常有图2和图3两种设计方法来提供泄放通路，图2中的跳线金属26将连线金属21和连线金属28分开，这样连线金属28因为天线效应收集到的电荷可以被跳线金属26的隔断，无法传递到栅极23，而在跳线金属26的制作过程中这些电荷通过通孔27传递到跳线金属26，这些电荷将被泄放掉，从而起到保护作用，这种方法需要上层金属连线有足够的空间用来跳线,。图3中，泄放二极管36是一个对电荷有泄放作用的器件，当反应腔内的等离子通过有源孔35传递到泄放二极管36时，因为隧穿效应可以直接泄放到衬底37，这种办法简单直接，但最大的缺点就是会产生漏电流。提供随着集成电路集成规模不断扩大，金属连接线的利用率也是越来越高。由于深亚微米尺中，金属连线的最小宽度已经远小于金属包围通孔以后的尺寸，因此在很多大规模布线通道内部并不能够完美设置满足天线比率规则的跳线器；与此同时，由于天线电荷泄放二极管在esd泄放过程会发生一定几率的失效，纵然这种失效与esd整体泄放架构的设置存在某种联系，但这依然是使得esd耐压下降的种风险，因此实际环境中无法满足跳线以及添加esd泄放二极管的情况屡见不鲜。

技术实现要素：

本发明所要解决的技术问题是，提供一种低天线效应的集成电路以及降低集成电路天线效应的方法，以解决当芯片高层次金属线布局资源紧张引起的无法跳线，以及当采用二极管的方式漏电等级影响芯片性能时天线效应造成不良影响的问题。

本发明解决所述技术问题采用的技术方案是，低天线效应的集成电路，包括衬底区、源极、漏极、栅极和金属连线，栅极与金属连线之间为绝缘层，其特征在于，还包括一个泄放电容，泄放电容由第一泄放电容极板和第二泄放电容极板构成，第一泄放电容极板为设置于衬底区上表面和金属连线之间的泄放区极板，第二泄放电容极板为衬底区的上表面，或者为第二泄放电容极板与衬底区形成电连接的导电板；

在第一泄放电容极板和金属连线之间设置泄放区孔。

进一步的，第一泄放电容极板与第二泄放电容极板之间填充有绝缘材料。

两个欧姆接触区分别设置在第二泄放电容极板的相对两端。欧姆接触区为嵌入衬底区的n+型半导体材料区，或者所述欧姆接触区为嵌入衬底区的p+型半导体材料区。

所述衬底区包括由n-型半导体材料形成的泄放衬底区或者p-型半导体材料形成的泄放衬底区，所述第一泄放电容极板位于泄放衬底区的上方，所述有源区嵌入设置于泄放衬底区。

栅极(44)的表面积areag代表跟等离子刻蚀产生电荷的金属(41)相连的所有常规工作器件的表面积，areas代表泄放区第一泄放电容极板(45)的面积，areagall＝areag+areas为整体参与泄放电荷的器件的面积，aream为在等离子刻蚀过程中产生累积电荷的金属线面积，此金属可以是任何某一层金属。ar＝aream/areagall，ar小于foundry给出的限制值。

本发明还提供一种降低集成电路天线效应的方法，其特征在于，在集成电路的衬底区设置一个泄放电容，所述泄放电容由第一泄放电容极板和第二泄放电容极板构成，第一泄放电容极板为设置于衬底区上表面和金属连线之间的泄放区极板，第二泄放电容极板为衬底区的上表面，或者为第二泄放电容极板与衬底区形成电连接的导电板；

在第一泄放电容极板和金属连线之间设置泄放区孔。

在第二泄放电容极板的相对两端分别设置一个欧姆接触区，所述欧姆接触区为嵌入衬底区的n+型半导体材料区，或者两个欧姆接触区皆为嵌入衬底区的p+型半导体材料区。

所述衬底区包括由n-型半导体材料形成的泄放衬底区或者p-型半导体材料形成的泄放衬底区，所述第一泄放电容极板位于泄放衬底区的上方，所述欧姆接触区嵌入设置于泄放衬底区。

本发明的有益效果是，使用本发明的技术，本应累积在被保护器件栅极的等离子刻蚀电荷，将会有部分分流到泄放电容的第一泄放电容极板，而在后道工序时，所有累积的等离子刻蚀产生电荷将会被泄放到衬底，从而起到防护天线效应的作用。

附图说明

图1为等离子刻蚀示意图。

图2为常规跳线解决天线效应示意图。

图3为常规二极管解决天线效应示意图。

图4为实施例1的结构示意图。

图5为实施例2的结构示意图。

图6为实施例3的结构示意图。

图7为泄放区俯视示意图。

具体实施方式

本发明的核心原理是在集成电路芯片上形成一个与被保护器件具有相同电容结构的器件以实现电荷泄放。

实施例1

参见图4。本实施例包括衬底区47、源极和漏极(图中46所示)，栅极44和金属连线41，栅极44与金属连线41之间为场氧，栅极44与金属连线41之间的场氧中有设置贯穿场氧的栅极孔43，还包括一个泄放电容，泄放电容由第一泄放电容极板、第二泄放电容极板和位于两个极板之间的薄氧区构成，第一泄放电容极板为设置于衬底区47上表面和金属连线41之间的泄放区极板45，第二泄放电容极板为衬底区47的上表面，进一步的说，第一泄放电容极板在衬底区上表面的投影区域即为第二泄放电容极板。显然的，第二泄放电容极板也可以是一个与衬底区形成电连接的导电板；泄放区极板45是多晶材料。在第一泄放电容极板和金属连线之间设置有泄放区孔42，泄放区孔42贯穿填充于第一泄放电容极板与与金属连线41之间的场氧。泄放区第一泄放电容极板的面积依据具体设计规则来计算，ar＝aream/areagall，ar是foundry给出的限制值。那么areagall〉aream/ar。这里的areagall＝areag+areas，所以泄放区多晶极板45的面积areas〉aream/ar-areag。

本实施例占用的布线资源最少。

实施例2

参见图5。本实施例包括衬底区47、源极和漏极(图中46所示)，栅极44和金属连线41，栅极44与金属连线41之间为场氧，栅极44与金属连线41之间的场氧中有设置贯穿场氧的栅极孔43，还包括一个泄放电容，泄放电容由第一泄放电容极板、第二泄放电容极板和位于两个极板之间的薄氧区构成，第一泄放电容极板为设置于衬底区47上表面和金属连线41之间的泄放区极板45，第二泄放电容极板为衬底区47的上表面，第一泄放电容极板在衬底区上表面的投影区域即为第二泄放电容极板。在第一泄放电容极板和金属连线之间设置有泄放区孔42，泄放区孔42贯穿填充于第一泄放电容极板与与金属连线41之间的场氧。两个第二泄放电容极板欧姆接触区48分别设置在第二泄放电容极板的相对两端，它们是通过自对准的方式在第二泄放电容极板的两端形成的，以下不在描述。

本实施例在实施例1的基础上增加了两个注入区，其目的是为了让保护结构与被保护结构尽量无差别。

本实施例的两个第二泄放电容极板欧姆接触区48有不接电位和接电位两种方式。当底层布线资源有限的时候，采用不接电位的方式。栅极孔43与泄放区上极板孔42连接同一金属连线层，等离子刻蚀产生的电荷通过金属孔多层下探连接到栅极孔43与泄放区孔42。器件衬底47是常规器件衬底，需要连接电位。此时的泄放多晶极板可以是很多个器件的，这些器件只需要上极板都连接到金属41上即可。泄放区第一泄放电容极板的面积依据具体设计规则来计算，ar＝aream/areagall，ar是foundry给出的限制值。那么areagall〉aream/ar。这里的areagall＝areag+areas，所以泄放区多晶极板45的面积areas〉aream/ar-areag。

两个第二泄放电容极板欧姆接触区48接电位的方式，其他方法相同于不接电位的方式，区别在于把欧姆接触区打上有源孔，然后接到衬底电位。这样的做法将使泄放电容的结构最接近于被保护器件。

实施例3

参见图6。当信号线上的信号属于敏感信号，需要尽量减少引入干扰源时，可采用本实施例的结构。

本实施例包括衬底区47、源极和漏极(图中46所示)，栅极44和金属连线41，栅极44与金属连线41之间为场氧区绝缘层，栅极44与金属连线41之间的场氧区中有设置有一个贯穿场氧区的栅极接触孔43，还包括一个泄放电容，泄放电容由第一泄放电容极板和第二泄放电容极板构成，第一泄放电容极板为设置于衬底区47上表面和金属连线41之间的泄放区极板45，第一泄放电容极板在衬底区上表面的投影区域即为第二泄放电容极板。在第一泄放电容极板和金属连线之间设置有一个泄放区孔42，泄放区孔42贯穿填充于第一泄放电容极板与金属连线41之间的场氧。

两个欧姆接触区48分别设置在第二泄放电容极板的相对两端。

衬底区47包括由n-型半导体材料形成的泄放n阱区49，第一泄放电容极板位于泄放n阱区的上方，欧姆接触区48嵌入设置于泄放n阱区49。两个欧姆接触区的材质皆为n+型半导体材料，或者皆为p+型半导体材料。

本实施例包括泄放区有源孔42，泄放区多晶极板45，欧姆接触区48，泄放n阱区49。此种结构的寄生结电容与本身的栅极电容是串联关系，添加欧姆接触区48结构同样在泄放n阱区49内部产生一个耗尽区，也引入了串联寄生电容，大大降低了泄放结构引入的电容影响。

欧姆接触区48有不接电位和接电位两种方式，通常当底层布线资源有限的时候，采用不接电位的方式，泄放n阱区49不需要连接电位，此处若连接电位会引入寄生通路，在芯片正常工作时，会有漏电风险。同时栅极孔43与泄放区孔42连接同一金属层，等离子刻蚀产生电荷的金属连线41通过金属孔多层下探连接到栅极孔43与泄放区孔42。衬底区47需要连接电位。这里的泄放多晶极板可以是很多个器件的，这些器件只需要上极板都连接到金属41上即可。泄放区多晶极板45的面积的计算要依据具体设计规则来计算，ar＝aream/areagall，ar是foundry给出的限制值。那么areagall〉aream/ar。这里的areagall＝areag+areas，所以泄放区多晶极板45的面积areas〉aream/ar-areag。图7为泄放区的俯视示意图，表现了泄放区的第一泄放电容极板45和欧姆接触区48的位置关系。

基于实施例2和实施例3，第二泄放电容极板即为第一泄放电容极板在衬底区表面的投影，因此图7中第二泄放电容极板被第一泄放电容极板掩盖。工艺多晶硅栅厚度是thpoly，套刻精度是λ，那么l1≥thpoly×+2λ即可，为节约面积图中四个位置的l2可以完全相等，离子注入最小包围有源区是κ那么l2≥κ。