半导体元件的制作方法
本揭露大体上是关于一种用于形成应力源的方法、具有应力源的半导体及用于形成此半导体的方法，且更特定言之，是关于一种通过离子束形成应力源的方法、具有由离子束形成的应力源的半导体及用于形成此半导体的方法。
背景技术：
在半导体元件中，已应用应变工程以改良电子/空穴迁移率。
用于在半导体材料内形成应力源的现有方法通常需要离子布植遮罩，此离子布植遮罩进一步需要光微影制程，以便控制待形成的应力源的侧面位置。在此方法中，无法实现对应力源在包括相对位置、深度、大小及掺杂浓度上的个别独立控制，因为此等应力源是通过相同布植同时形成的。
技术实现要素：
本揭露的一面向是有关一种半导体元件，包含半导体鳍片、栅极电极、栅极绝缘层、源极区域与漏极区域以及第一应力源。半导体鳍片自基板突出；栅极电极，设置在半导体鳍片上方；栅极绝缘层设置在半导体鳍片与栅极电极之间；源极区域与漏极区域设置在该半导体鳍片的相对侧上；第一应力源形成于源极区域与漏极区域之间的一区域中。其中第一应力源的晶格常数大于紧邻于第一应力源的区域的晶格常数。
附图说明
当结合随附附图阅读时，将自下文的详细描述最佳地理解本揭露的态样。应注意，根据工业中的标准实务，并未按比例绘制各特征。事实上，为了论述清楚，可任意增加或减小各特征的尺寸。
图1是根据本揭露的实施方式的应变通道晶体管的示意性横截面视图；
图2是根据本揭露的实施方式的应变通道晶体管的示意性横截面视图；
图3是根据本揭露的实施方式的将掺杂剂或杂质布植到基板中所欲区域的概念视图；
图4是通过根据本揭露的实施方式的方法制造的应力源的示例性结构以及此示例性结构的尺寸；
图5a至图5g绘示根据本揭露的实施方式的制造图1所示的应变通道晶体管的制程步骤；
图6绘示根据本揭露的实施方式的制造图2所示的应变通道晶体管的制程；
图7a至图7d绘示根据本揭露的实施方式的制造半导体纳米线(nanowire；nw)的制程步骤；
图8a是形成于硅(111)基板上的inas纳米线的透射电子显微术(transmissionelectronmicroscopy；tem)影像，此硅(111)基板中嵌有氦应力源；
图8b及图8c分别绘示图8a中的区域r1与r2的放大tem影像及区域r1的子区域r3与区域r2的子区域r4的透射电子绕射图案；
图9绘示模拟曲线，此模拟曲线展示可通过离子束的加速电压及电流控制应力源的深度及大小。
具体实施方式
以下揭露内容提供许多不同实施方式或范例，以便实施所提供的标的的不同特征。下文描述组件及布置的特定范例以简化本揭露。当然，此等仅为范例且不欲为限制性。举例而言，在下文的描述中，第一特征形成于第二特征上或上方可包括直接接触形成第一特征与第二特征的实施方式，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处于直接接触的实施方式。另外，本揭露可在各范例中重复元件符号及/或字母。此重复是出于简化与清楚目的，且本身并不指示所论述的各实施方式及/或配置之间的关系。
另外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所绘示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。元件可经其他方式定向(旋转90度或处于其他定向上)且因此可类似解读本文所使用的空间相对性描述词。
在整个揭露中，用于描述参数的“约”意谓将设计误差/边限、制造误差/边限、量测误差等考虑近该参数的界定。此种描述应对本技术领域中的一般技术者是可识别的。
图1是根据本揭露的实施方式的应变通道晶体管的示意性横截面视图。
参看图1，在基板100中形成应变通道晶体管10，此基板100可为硅(si)基板、锗(ge)基板、硅锗(sige)基板、砷化镓(gaas)基板、砷化镓铟(ingaas)基板及绝缘体上硅(silicon-on-insulator；soi)基板，但本揭露并不受限于此。应变通道晶体管10包括自基板100突出的鳍片结构组成的通道区域110，且栅极结构包括栅极绝缘层131及栅极电极层135，栅极绝缘层131覆盖侧表面及连接通道区域110的侧表面的顶表面，栅极电极层135覆盖栅极绝缘层131的侧表面及连接栅极绝缘层131的侧表面的顶表面。栅极绝缘层131可包括一或更多层介电材料，此介电材料诸如氧化硅、氮化硅或高介电常数的介电材料、其他适宜介电材料及/或上述的组合。高介电常数的介电材料的范例包括二氧化铪、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo2-al2o3)、其他适宜高介电常数的介电材料及/或上述的组合。用于栅极电极层135的材料可为多晶硅、具有硅化物的多晶硅、铝、铜、钨、钛、钽、氮化钛、氮化钽、钨化钛、氮化钨、铝化钛、氮化铝钛、碳化钽、氮碳化钽及氮硅化钛，或任何其他适宜导电材料。
在一些实施方式中，通道区域110为基板100的一部分，此是通过移除基板100在通道区域110的相对侧上的部分以使得在移除制程之后基板100的剩余部分变成自基板100突出的鳍片结构。在基板100为soi基板的情况中，通道区域110由soi基板的元件层通过移除元件层的多个部分而形成。或者，通道区域110由基板100上的磊晶生长半导体层组成，此磊晶生长半导体层包括但不限于晶态硅层或晶态硅锗层。在此情况中，可在形成磊晶生长半导体层之前视情况在基板100上生长一或更多个缓冲层(未绘示)，以便减轻例如由晶格失配引发的界面缺陷。若需要，可移除磊晶生长半导体层的多个部分以形成通道区域110。
参看图1，应变通道晶体管10包括源极区域141与漏极区域142，两者例如由大量掺有掺杂剂或杂质的基板100的多个部分制成。
应变通道晶体管10进一步包括第一应力源121，第一应力源121是在源极区域141与通道区域110之间的延伸部分。第一应力源121在基板100的厚度方向上可不直接处于通道区域110下方。在一些实施方式中，第一应力源121含有紧邻第一应力源121的区域中不含的掺杂剂或杂质。举例而言，第一应力源121含有紧接通道区域110下方的区域中及/或通道区域110中不含的掺杂剂或杂质。在一些实施方式中，第一应力源121含有通道区域110及/或源极区域141中可含有的掺杂剂或杂质，但与第一应力源121中所含掺杂剂或杂质的浓度相比，通道区域110及/或源极区域141具有低得多的浓度。
根据一些实施方式，第一应力源121中所含掺杂剂或杂质为选自由氦(he)、氖(ne)及镓(ga)组成的群组的一或更多种元素，例如通过聚焦离子束(focusedionbeam；fib)布植这些掺杂剂或杂质。在一些实施方式中，通道区域110及/或源极区域141并未掺有第一应力源121中所含诸如he、ne及ga的任何掺杂剂或杂质。
与第一应力源121在布植掺杂剂或杂质之前的相同区域的晶格常数相比，第一应力源121的晶格常数增加。在对应于第一应力源121的区域、通道区域110及紧接通道区域110下方的区域在布植掺杂剂或杂质之前具有相同晶格常数的情况中，由于第一应力源121含有通道区域110未掺杂的掺杂剂或杂质，第一应力源121的晶格常数与通道区域110及紧接通道区域110下方的区域的晶格常数相比是增加的。
仍参看图1，应变通道晶体管10进一步包括设置在通道区域110与漏极区域142之间的第二应力源122。第二应力源122与漏极区域142的描述可参照第一应力源121与源极区域141的上文描述，且因此将省略此描述以避免冗余。
如上文所描述，与紧邻的区域(例如，紧接通道区域110下方的区域及/或通道区域110)的晶格常数相比，第一应力源121的晶格常数与第二应力源122的晶格常数增加。亦即，第一应力源121与第二应力源122的晶格膨胀，从而诱发应变通道晶体管10且特定而言通道区域110中的应力。因此，通道区域110经受由具有相对较大晶格常数的第一应力源121与第二应力源122产生的压缩应力，且在此情况中，通道区域110为应变通道区域。
在一些实施方式中，第一应力源121与第二应力源122中所含掺杂剂或杂质的浓度为自约1010/cm3至约1020/cm3，或在其他实施方式中为自约1015/cm3至约1020/cm3。在通道区域110形成于n型阱中且应变通道晶体管10为p型晶体管的情况中，若满足掺杂浓度自约1010/cm3至约1020/cm3的范围或掺杂浓度自约1015/cm3至约1020/cm3的范围，可增加通道区域110中的空穴迁移率以允许应变通道晶体管10在相对较低的电压下操作，从而需要较少功率，但具有相对较高的电流，并且同时，可抑制可能劣化晶体管的效能的其他效应。因此，同与应变通道晶体管10具有相同结构但在对应于第一应力源121与第二应力源122的区域中无应力源形成的晶体管相比，此种应变通道晶体管10可在相对较高的频率下操作且具有较少功率。
根据一些实施方式，经设置在与第一应力源121相对的通道区域110的一侧的第二应力源122含有与第一应力源121中所含的掺杂剂或浓度相同的掺杂剂或浓度。当忽略布植制程中因制造边限/误差造成的变化时，第一应力源121与第二应力源122的掺杂浓度可为相同的。在此情况中，关于通道区域110对称地设置第一应力源121与第二应力源122，但本揭露并不受限于此。
根据其他实施方式，第二应力源122可经设置在与第一应力源121相对的通道区域110的一侧处，具有与第一应力源121所含的掺杂剂或杂质不同的掺杂剂或杂质，及/或具有与第一应力源121的浓度不同的浓度。在此情况中，可关于通道区域110不对称地设置第一应力源121与第二应力源122。
在一些实施方式中，第一应力源121与第二应力源122的各者的整个区域具有均匀的晶格常数。在其他实施方式中，当子区域至中心的距离增加时，第一应力源121与第二应力源122的子区域中的晶格常数变得较小。
在实施fib以布植掺杂剂或杂质来形成第一应力源121与第二应力源122的情况中，可依次形成应变通道晶体管10的第一应力源121与第二应力源122，且因此可独立控制应力源121、122的位置、大小、掺杂剂或杂质类型及/或浓度。
仍参看图1，应变通道晶体管10进一步包括形成于源极区域141上方且与之电连接的源极接点161、形成于漏极区域142上方且与之电连接的漏极接点162及形成于栅极电极135上方且与之电连接的栅极接点163。源极接点161、漏极接点162及栅极接点163各个穿透设置在基板100上方的介电层150，且通过介电层150使彼此电绝缘。
尽管图1绘示以下配置：由鳍片结构组成的通道区域110自基板100突出且源极区域141与漏极区域142连同第一应力源121与第二应力源122一起嵌入到基板100中，但应了解，此种配置为用于描述的范例且本揭露并不受限于此。或者，源极区域141与漏极区域142连同第一应力源121与第二应力源122及通道区域110一起可经修改以形成于由基板100突出的同一鳍片结构中。根据其他实施方式，通道区域110的上表面可经设置以与基板100的另一部分齐平，且在此情况中，通道区域110可经修改以不自基板100突出，类似于源极区域141与漏极区域142及第一应力源121与第二应力源122。
图2是根据本揭露的实施方式的应变通道晶体管的示意性横截面视图。
参看图2，根据本揭露的实施方式的应变通道晶体管20具有与上文论及的图1所示的应变通道晶体管10的结构实质相同的结构，只是在应变通道晶体管20中，在通道区域110下方设置应力源123且此应力源在基板100的厚度方向上与通道区域110重叠。另外，在应变通道晶体管10为p型晶体管及n型晶体管中的一种类型的情况中，应变通道晶体管20经配置为另一种类型。本技术领域中的一般技术者应将认识到，可将应变通道晶体管10与20整合到同一晶片中。
应了解，上文论及的对应变通道晶体管10的修改亦可应用于图2所示的应变通道晶体管20。与图1中的元件具有相同元件符号的彼等元件的描述可参照上文关于图1的描述，且因此将省略此描述以避免冗余。
如图2所示，应变通道晶体管20仅包括单个连续形成的应力源123。用于形成应力源123的掺杂剂或杂质的类型、掺杂剂或杂质的范围及用于形成应力源123的制程的描述可参照关于图1的第一应力源121及/或第二应力源122的描述，且此处将省略此描述。
与通道区域110的晶格常数相比且与布植之前的应力源123相同的区域相比，应力源123的晶格常数增加。亦即，此应力源123的晶格膨胀，从而诱发晶体管20且特定而言紧邻的区域(包括通道区域110)中的应力。因此，通道区域110经受由应力源123产生的拉伸应力。应力源123具有与紧邻的区域(包括通道区域110)相比相对较大的晶格常数，且因此通道区域110为应变通道区域。
在通道区域110形成于p型阱中且应变通道晶体管20为n型晶体管的情况中，若满足掺杂浓度在上文论及的范围，特定而言满足自约1015/cm3至约1020/cm3的范围，可增加通道区域110中的电子迁移率以允许应变通道晶体管20在相对较低的电压下操作，从而需要较少功率，但具有相对较高的电流，同时可抑制可能劣化晶体管的效能的其他效应。与具有与应变通道晶体管20相同结构(只是无应力源形成)的晶体管相比，此种应变通道晶体管20可在相对较高的频率下操作且具有较少功率。
尽管未绘示，但在两个或两个以上应变通道晶体管20形成于由基板100制成的同一晶片中的情况中，当实施fib以布植掺杂剂或杂质来形成两个或两个以上应变通道晶体管20时，可依次形成两个或两个以上应变通道晶体管20的应力源123，且可根据设计细节独立控制关于个别通道区域110的应力源123的位置及大小、掺杂剂或杂质的类型及/或浓度。
将参考图3描述用于将掺杂剂或杂质布植到基板中所欲区域中的方法，此所欲区域例如对应于图1所示的第一应力源121或者第二应力源122或图2所示的应力源123的区域。图3绘示根据本揭露的实施方式的将掺杂剂或杂质布植到基板中的所欲区域的概念视图。
参看图3，直接施加离子束以在半导体基板中形成可为纳米尺度的应力源，此半导体基板诸如硅(si)基板、锗(ge)基板、硅锗(sige)基板、砷化镓(gaas)基板、砷化镓铟(ingaas)基板及绝缘体上硅(soi)基板。半导体基板可为适于制造半导体元件的任何其他基板。通过经由离子束布植形成的应力源可用于调整邻近于拟布植应力源的区域的区域的晶格常数。
在一些实施方式中，例如通过离子束形成的应力源可缩减至低于10纳米。以此方式，应力源为纳米应力源。由于离子束的极小的大小，可精确控制及直接形成应力源的位置。在一些实施方式中，不需要离子布植遮罩来由离子束形成应力源。例如通过离子束而不是包括照相术的其他制造制程来直接书写应力源可相对较容易地在相对较低的制造成本下以所需掺杂浓度在所需位置处制造应力源。在其他实施方式中，可形成离子布植遮罩以决定应力源的侧面位置。
在一些实施方式中，通过离子束将诸如he、ne及ga的离子布植到特定区域以形成应力源。在其他实施方式中，可使用硼(b)或磷(p)束而不是he、ne或ga束以便直接形成应力源。在一些实施方式中，离子束为聚焦离子束(fib)。
在离子书写(或直接离子布植)之后，可执行热退火制程，且因此可消除由离子布植引发的损伤及缺陷。热退火制程可为快速热退火(rapidthermalannealing；rta)、微波退火(microwaveannealing；mwa)、激光退火等。在一些实施方式中，退火温度可为自约50℃至约1300℃。在其他实施方式中，退火温度为自约600℃至约800℃。在一些实施方式中，升温速率可为约0.1℃/s至约1000℃/s。在一些实施方式中，热退火的持续时间为自约1秒至约24小时。
应力源为一区域，此区域的晶格膨胀是肇因于接续离子布植的可选退火制程。离子束书写/光微影不仅可以控制离子束的大小，而且可以控制离子的剂量以便调整至相邻区域的应力量。可例如通过离子的加速电压、离子的电流、离子的入射角等控制应力源的剂量、大小、形状、深度、位置等。在一些实施方式中，离子的加速电压可为约0.1kev至约1000kev。在其他实施方式中，离子的加速电压为约1kev至约50kev。在一些实施方式中，离子的电流为自约1fa至约1ma。在其他实施方式中，离子的电流为自约1pa至约1μa。在一些实施方式中，离子的入射角(亦即入射离子电流与基板法线之间的角θ)为自约0.01°至约179.99°。在其他实施方式中，离子电流的入射角θ为自约45°至约135°。
参看图4，图4绘示通过根据本揭露的实施方式的方法制造的应力源的示例性结构及示例性结构的尺寸，应力源的形状可为长方体。长方体的宽度w、长度l及高度h的各者范围自约1nm至约105nm，且宽度w、长度l及高度h的两者之间的比率范围自约10-5至约105，但本揭露并不受限于此。
图4所示的长方体状的应力源仅为范例；然而，根据本揭露的实施方式的应力源可具有其他形状，此等形状包括但不限于立方体状、卵状、四面体状、六方棱柱等。在一些实施方式中，可通过经由离子束直接书写获得任何其他形状。
图5a至图5g绘示根据本揭露的实施方式的制造图1所示的应变通道晶体管的制程步骤。
参看图5a，制备基板100，此基板100可为硅(si)基板、锗(ge)基板、硅锗(sige)基板、砷化镓(gaas)基板、砷化镓铟(ingaas)基板、绝缘体上硅(soi)基板及任何其他半导体基板中的一者。
如图5b所示，在基板100上形成鳍片结构，此鳍片结构的一部分变成通道区域110，以使得鳍片结构自基板100突出。当通过光微影制程继之以干式蚀刻制程或湿式蚀刻制程在鳍片结构的相对侧上移除基板100的多个部分时，可例如通过基板100的一部分形成鳍片结构。因此，基板100的剩余顶部部分变成鳍片结构。
在基板100为soi基板的情况中，鳍片结构可以由soi基板的元件层通过移除元件层的多个部分而形成。
或者，可通过在基板100上磊晶生长半导体层继之以光微影制程及干式蚀刻制程或湿式蚀刻制程来形成通道区域110，此半导体层包括但不限于晶态硅层或晶态硅锗层。因此，磊晶生长层的剩余部分变成基板100上的鳍片结构。视情况，可在磊晶生长半导体层之前在基板100上生长一或更多个缓冲层(未绘示)以便减轻例如由磊晶生长半导体层与基板100之间的晶格失配引发的界面缺陷。
参看图5c，通过经由例如离子束布植一或更多种元素来形成第一应力源121与第二应力源122以便调整关于紧邻的区域及通道区域110对应于第一应力源121与第二应力源122的区域的晶格常数，此等元素选自由氦(he)、氖(ne)及镓(ga)组成的群组。在此情况中，通道区域110经受由具有与通道区域110的晶格常数相比相对较大的晶格常数的第一应力源121与第二应力源122产生的压缩应力。在一些实施方式中，离子束可为聚焦离子束(fib)。在其他实施方式中，可使用硼(b)或磷(p)束而不是he、ne或ga束来形成第一应力源121与第二应力源122。
在使用离子束或聚焦离子束来形成第一应力源121与第二应力源122的情况中，可依次(亦即，非同时)形成第一应力源121与第二应力源122。取决于设计细节，第一应力源121与第二应力源122的大小可缩减到低于10纳米，此大小例如在形状为球形时为直径或在形状为立方形时为边长。由于离子束的极小的大小，可精确控制第一应力源121与第二应力源122的大小及位置。在一些实施方式中，不需要离子布植遮罩来通过离子束直接形成第一应力源121与第二应力源122。通过离子束而不是包括照相术的其他制造制程的直接书写制程可较容易地在相对较低的制造成本下以所需掺杂浓度在所需位置处制造应力源121、122。
在其他实施方式中，可视情况形成离子布植遮罩以决定应力源的侧面位置。
可例如通过离子的加速电压、离子的电流、离子的入射角等控制第一应力源121与第二应力源122的剂量、大小、形状、深度、位置等。在一些实施方式中，离子的加速电压可为约0.1kev至约1000kev。在其他实施方式中，离子的加速电压为约1kev至约50kev。在一些实施方式中，离子的电流为自约1fa至约1ma。在其他实施方式中，离子的电流为自约1pa至约1μa。在一些实施方式中，离子的入射角(亦即入射离子电流与基板法线之间的角θ)为自约0.01°至约179.99°。在其他实施方式中，离子电流的入射角θ为自约45°至约135°。
在布植之后，可视情况执行热退火制程，且因此可消除由离子布植引发的损伤及缺陷。热退火制程可为快速热退火(rta)、微波退火(mwa)、激光退火等。在一些实施方式中，退火温度可为自约50℃至约1300℃。在其他实施方式中，退火温度为自约600℃至约800℃。在一些实施方式中，升温速率可为约0.1℃/s至约1000℃/s。在一些实施方式中，热退火的持续时间为自约1秒至约24小时。
参看图5d，形成包括栅极绝缘层131及栅极电极135的栅极结构以覆盖通道区域110的侧表面及连接侧表面的顶表面。
此后，通过布植形成源极区域141及漏极区域142，此可为除使用离子束或聚焦离子束来形成第一应力源121与第二应力源122以外的另一技术。在用于形成源极区域141及漏极区域142的布植制程之前，可先形成布植遮罩(未绘示)以界定源极区域141及漏极区域142的位置。图5e所示的制程中的离子可应用于基板100的整个表面但选择性地布植在由对应于源极区域141与漏极区域142的布植遮罩(未绘示)界定的区域中，以形成源极区域141与漏极区域142。在此方面，与第一应力源121及第二应力源122不同，源极区域141与漏极区域142是同时形成。
此后，如图5f所示，形成一或更多个层间介电(interlayerdielectric；ild)层150以覆盖基板100的表面及一结构的表面，此结构包括栅极电极层135及源极区域141与漏极区域142。
随后，如图5g所示，形成源极接点161、漏极接点162及栅极接点163(各个穿透一或更多个层间介电层150)以分别电连接至源极区域141、漏极区域142及栅极电极层135。因此，形成如图1所示的应变通道晶体管10。
图6绘示根据本揭露的实施方式的制造图2所示的应变通道晶体管的制程。
为了避免冗余，图6仅绘示通过离子束或聚焦离子束的布植以产生应力源123，并且剩余制程可参照关于图5a、图5b及图5d-图5g的描述。
参看图6，可以与图5c所示的第一应力源与第二应力源类似的方式形成应力源123。应力源123具有与紧邻的区域(包括通道区域110)相比相对较大的晶格常数。因此，通道区域110经受由通道区域110下方的应力源123在基板100的厚度方向上产生的拉伸应力。可参照关于图5c的其他描述，且将省略此等其他描述以避免冗余。
通过图6所示的制程，连同图5a、图5b及图5d-图5g所示的制程一起，形成图2所示的应变通道晶体管20。
如上文所描述，可实施用于制造根据本揭露的实施方式的图3所示的应力源的制程以制造包括应变通道晶体管的半导体晶片。本揭露并不受限于此。在下文中，将关于图7a至图7d描述根据本揭露的实施方式的包括用于制造应力源的制程的方法以生长半导体纳米线(nw)。
首先，如图7a所示，在半导体基板200上形成诸如氧化层的硬遮罩层205。半导体基板200可为硅(111)基板且硬遮罩层205可为通过热氧化形成的氧化硅层，但本揭露不应受限于此。在硬遮罩层205为氧化硅层的情况中，氧化硅层的厚度可为自10nm至50nm。
此后，如图7b所示，通过离子束研磨/书写或聚焦离子束(fib)研磨/书写图案化硬遮罩层205。亦即，将离子或掺杂剂/杂质布植到半导体基板200中，以使得在半导体基板200内形成离子或掺杂剂/杂质在基板内沉淀处的应力源210，类似于图5c或图6所示的制程。
可使用约0.1kev至约1000kev或约1kev至约50kev的加速电压来产生离子电流。离子束研磨可经配置以具有斑点模式或圆圈模式，在斑点模式中离子在单个点处轰击，在圆圈模式中离子在由圆圈界定的面积内轰击。在一些实施方式中，用于斑点模式及/或圆圈模式的聚焦离子束(fib)的斑点大小为自约0.5nm至约10nm。在一些实施方式中，用于圆圈模式的暴露剂量可为自5nc/μm2至25nc/μm2且用于斑点模式的暴露剂量可为自1.5pc至8pc。在开口206下方具有例如椭圆形球的应力源210的形成同时伴随着硬遮罩层205中的开口206的形成。在一些实施方式中，离子选自由he、ne及ga组成的群组。
视情况，可在离子书写之后执行热退火制程，从而可消除由离子布植引发的损伤及缺陷。热退火制程可为快速热退火(rta)、微波退火(mwa)、激光退火等。在一些实施方式中，退火温度可为自约50℃至约1300℃。在其他实施方式中，退火温度为自约600℃至约800℃。在一些实施方式中，升温速率可为约0.1℃/s至约1000℃/s。在一些实施方式中，热退火的持续时间为自约1秒至约24小时。
为了确保半导体纳米线220的有效生长，参看图7c，可视情况执行表面处理制程，诸如干式蚀刻或湿式蚀刻以移除被离子束轰击的区域中的硬遮罩层材料的残余物。在硬遮罩层205为通过热氧化由硅形成的基板200而形成的氧化硅层的情况中，可通过浸泡在稀释hf溶液中来移除被离子束轰击的部分中的氧化硅的残余物。
参看图7d，通过例如分子束磊晶法(molecularbeamepitaxy；mbe)自基板200的暴露部分生长半导体纳米线220，但本揭露并不受限于此。在基板200为硅(111)基板，硬遮罩层205为氧化硅层，且通过聚焦离子束布植he离子以在基板200中形成应力源210的情况中，可自基板200的暴露部分生长inas纳米线220。在被he离子束轰击的区域处及/或稀释hf溶液中的浸泡制程完成移除氧化硅的情况中，可在暴露的硅基板200上直接形成inas纳米线。用于形成inas纳米线的铟束及as2束可来自喷射单元。生长温度可为自400℃至600℃。在其他实施方式中，可以与inas纳米线类似的方式形成gaas纳米线。在一些实施方式中，gaas纳米线的生长温度的范围可为自约400℃至约700℃。
由于基板200中的应力源210，应力源210的区域中的晶格常数增加，引发邻近的区域的晶格常数略微增加，如图8a、图8b及图8c所证实，图8a绘示形成于硅(111)基板上的inas纳米线的透射电子显微术(tem)影像，此硅(111)基板中嵌有he应力源，且图8b及图8c分别绘示图8a中的区域r1与r2的放大tem影像及区域r1的子区域r3与区域r2的子区域r4的透射电子绕射图案。子区域r3的透射电子绕射图案展示出子区域r3具有
图9绘示模拟曲线，此模拟曲线展示可通过离子束的加速电压及电流控制应力源的深度及大小。如图9所示，当通过30kev的加速电压使he离子加速以轰击sio2/si基板时，he应力源的深度为
根据本揭露的一些态样，可将选自由he、ne及ga组成的群组的离子束或聚焦离子束直接或精确地施加至基板以在基板中形成应力源。不需要布植遮罩来形成应力源。可取决于应力源的大小、位置及掺杂浓度来调变应力源的区域及邻近于应力源的区域中的晶格常数。
根据本揭露的一些态样，在将一或更多个应力源实施到晶体管中的情况中，可通过压缩应力或者拉伸应力偏压晶体管的通道区域，且因此可改良电子迁移率或空穴迁移率。因此，可在相对较高的频率下操作晶体管且具有相对较低的功率消耗。
根据本揭露的一些态样，在基板中形成应力源的情况中，可调变应力源的区域及邻近区域的晶格常数，以使得可减少基板与基板上生长的层之间的晶格失配，从而允许此层直接生长。此种层可为纳米线，此纳米线可经实施以制造现代电子设备。
根据本揭露的一些态样，半导体元件包括自基板突出的半导体鳍片、半导体鳍片上方的栅极电极、半导体鳍片与栅极电极之间的栅极绝缘层、半导体鳍片的相对侧上设置的源极区域与漏极区域、源极区域与漏极区域之间的区域中所形成的第一应力源。第一应力源包括一种选自由he、ne及ga组成的群组的材料。
根据本揭露的一些态样，用于半导体元件制造方法包括：在基板上形成半导体鳍片；通过离子束在基板中形成第一应力源；形成栅极绝缘层以覆盖半导体鳍片；形成栅极电极层以覆盖栅极绝缘层；以及在半导体鳍片的相对侧上形成源极与漏极。
根据本揭露的一些态样，用于在半导体基板上形成纳米线的方法包括：在半导体基板上形成遮罩层；在遮罩层的区域上施加离子电流，以使得离子电流的离子轰击遮罩层的区域以在遮罩层中形成开口；以及在由遮罩层的开口暴露的基板的一部分上生长纳米线。离子在半导体基板中的区域中沉淀以便形成应力源。
本揭露的一面向是有关一种半导体元件，包含半导体鳍片、栅极电极、栅极绝缘层、源极区域与漏极区域以及第一应力源。半导体鳍片自基板突出；栅极电极，设置在半导体鳍片上方；栅极绝缘层设置在半导体鳍片与栅极电极之间；源极区域与漏极区域设置在该半导体鳍片的相对侧上；第一应力源形成于源极区域与漏极区域之间的一区域中。其中第一应力源的晶格常数大于紧邻于第一应力源的区域的晶格常数。
在一些实施方式中，半导体元件中第一应力源包括一种选自由he、ne及ga组成的群组的材料。
在一些实施方式中，半导体元件中半导体鳍片的中心区域下方设置第一应力源，以及第一应力源为设置在源极区域与漏极区域之间的唯一应力源。
在一些实施方式中，半导体元件中包括第二应力源，且第一应力源与第二应力源设置在源极区域与漏极区域之间，且设置在半导体鳍片的相对侧上。
在一些实施方式中，半导体元件中第一应力源中的材料浓度为约1010/cm3至约1020/cm3。
在一些实施方式中，半导体元件中第一应力源中的材料浓度为约1015/cm3至约1020/cm3。
在一些实施方式中，半导体元件中基板为选自由si基板、ge基板、sige基板、gaas基板及ingaas基板组成的群组的一个基板。
依据本揭露的另一面向，是有关一种半导体元件制造方法，包含以下步骤：在基板上形成半导体鳍片；通过离子束在基板中形成第一应力源；形成栅极绝缘层以覆盖半导体鳍片；形成栅极电极层以覆盖栅极绝缘层；以及在半导体鳍片的相对侧上形成源极与漏极。
在一些实施方式中，半导体元件制造方法中通过将一种选自由he、ne及ga组成的群组的材料布植到基板中来形成第一应力源。
在一些实施方式中，半导体元件制造方法中离子束为聚焦离子束。
在一些实施方式中，半导体元件制造方法中未使用布植硬遮罩来形成第一应力源。
在一些实施方式中，半导体元件制造方法进一步包含以下步骤：在形成第一应力源之后执行退火制程。
在一些实施方式中，半导体元件制造方法中在半导体鳍片的中心区域下方的区域中形成第一应力源。
在一些实施方式中，半导体元件制造方法中在半导体鳍片的一侧上形成第一应力源，且半导体元件制造方法进一步包含以下步骤：在与关于半导体鳍片的第一应力源相对的半导体鳍片的另一侧上形成第二应力源。
在一些实施方式中，半导体元件制造方法中基板为选自由si基板、ge基板、sige基板、gaas基板及ingaas基板组成的群组的一个基板。
在一些实施方式中，半导体元件制造方法中第一应力源中的材料浓度为约1010/cm3至约1020/cm3。
在一些实施方式中，半导体元件制造方法中第一应力源中的材料浓度为约1015/cm3至约1020/cm3。
依据本揭露的又一面向，揭露一种在半导体基板上形成纳米线的方法，方法包含以下步骤：在半导体基板上形成遮罩层；在该遮罩层的区域上施加离子电流，以使得离子电流的离子轰击遮罩层的区域以在遮罩层中形成开口，其中等离子在半导体基板中的区域中沉淀以便形成应力源；以及在由遮罩层的开口暴露的基板的部分上生长纳米线。
在一些实施方式中，半导体基板上形成纳米线的方法中等离子为选自由he、ne及ga组成的群组的一种离子。
在一些实施方式中，半导体基板上形成纳米线的方法中基板为硅基板，遮罩层为氧化硅层，纳米线为垂直生长在硅基板上的inas纳米线。
前文概述了数个实施方式的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可易于使用本揭露作为设计或修改其他制程及结构的基础以便实施本文所介绍的实施方式的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，并且可在不脱离本揭露的精神及范畴的情况下在本文中实施各种变化、取代及修改。
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