一种具有多个浓度中心的超结半导体器件及其制造方法与流程

本发明涉及一种功率半导体器件及制造方法，尤其是一种具有多个浓度中心的超结半导体器件及其制造方法，属于半导体器件的制造技术领域。

背景技术：

在中高压功率半导体器件领域，超结结构（superjunction）已经被广泛采用，对比传统功率mosfet器件，超结结构能获得更加优异的器件耐压与导通电阻的折中关系。超结结构形成于半导体器件的漂移区内，形成于述漂移区内的超结结构包括n导电类型柱（n柱）和p导电类型柱（p柱），n柱与p柱交替邻接设置而成的多个p-n柱对形成超结结构。n柱具有n导电类型杂质，p柱具有p导电类型杂质，且n柱的杂质量与p柱的杂质量保持一致。当具有超结结构的mosfet器件截止时，超结结构中的n柱和p柱分别被耗尽，耗尽层从每个n柱与p柱间的p-n结界面延伸，由于n柱内的杂质量和p柱内的电荷平衡，因此耗尽层延伸并且完全耗尽n柱与p柱，从而支持器件耐压。当器件导通时，由于超结器件漂移区的电阻率更低，所以超结器件的导通电阻可以较普通器件大幅度降低。超结mosfet器件的特征导通电阻较普通vdmos器件可以降低70%左右。

目前制造超结器件的方法主要有两种：1、深沟槽刻蚀填充法：如美国专利us7601597b2中提及的，在n型半导体表面刻蚀30～50um的深沟槽，并使用p型半导体材料填充深沟槽，形成超结结构，完成表面mos结构后的器件，如图1所示。2、多次外延、光刻、注入法：在n型半导体表面通过光阻做为阻挡层，选择性注入p型杂质，再进行一次n型半导体外延、再选择性注入p型杂质，如此反复，以此类推，完成650v产品一般会有5～7次外延、光刻、注入，以形成漂移层中的超结结构。使用该方法完成表面mos结构后的器件，如图2所示。使用这两种方法制造超结器件均存在很多局限性，并且所得器件性能均有不足之处。

1、使用深沟槽刻蚀填充法，需要具备深沟槽刻蚀和填充能力，如p型柱的填充浓度有偏差或填充后的半导体材料有缺陷将会造成器件耐压降低或漏电，影响器件性能，因此该方法对设备要求和工艺控制能力要求极高。次外，形成的如图2所示的超结器件中，当器件关断时，超结结构的纵向p/n结会同时耗尽，器件输出电容急剧降低，器件开关过程中会产生极大的dv/dt，形成开关过程中的电压和电流震荡，影响系统的emi特性。

2、使用多次外延、光刻、注入法，首先，由于外延工艺控制精度以及晶圆边缘衬底反扩等问题，容易引起晶圆上不同位置出现局部超结结构电荷不平衡，影响器件耐压；其次，在实际工艺中，由于n型外延层各方向浓度相同，因此p型注入杂质向各方向扩散速度相对接近，每次p型注入杂质形成的扩散区域在剖面上的水平方向和竖直方向距离基本一致，由于器件元胞尺寸的限制，以650v产品为例，形成30～50um左右的p型柱需要5～7次外延、光刻、注入，制造成本较高，此外也进一步限制了器件元胞尺寸的进一步降低。此外，该方法形成的如图3所示的超结器件中，由于n型外延浓度是均匀的，而p柱是注入扩散形成的，在不同深度具有不均匀的杂质浓度分布，导致器件局部电荷不平衡，影响器件的耐压水平。

技术实现要素：

本发明的目的是克服现有技术中存在的不足，提供一种可以解决现有器件的emi问题，提升器件耐压能力，且可以降低器件制造难度和工艺成本的超结半导体器件及其制造方法。

为实现以上技术目的，本发明的技术方案是：一种具有多个浓度中心的超结半导体器件，包括半导体基板，所述半导体基板包括第一导电类型衬底及位于第一导电类型衬底上的第一导电类型漂移区，所述第一导电类型漂移区的上表面为半导体基板的第一主面，所述第一导电类型衬底的下表面为半导体基板的第二主面，其特征在于：所述第一导电类型漂移区包括n个第一导电类型外延层和1个第一导电类型顶层外延层，所述第一导电类型顶层外延层位于n个第一导电类型外延层上方，在所述第一导电类型漂移内延着第一主面指向第二主面方向上的不同深度设有多个第一导电类型浓度中心，依次为第1深度的第一导电类型第1浓度中心、第2深度的第一导电类型第2浓度中心，直至第n深度的第一导电类型第n浓度中心；

在所述第一导电类型漂移区内延着第一主面指向第二主面方向上设置多个由m个不同深度的第二导电类型浓度中心的第二导电类型区构成的第二导电类型柱，依次为第1深度的第二导电类型第1浓度中心的第二导电类型第1区、第2深度的第二导电类型第2浓度中心的第二导电类型第2区，直至具有第m深度的第二导电类型第m浓度中心的第二导电类型第m区，且m小于或等于n；

在同一深度截面上，相邻的两个第二导电类型浓度中心均被位于相同深度的第一导电类型浓度中心所间隔，第一导电类型浓度中心边界紧邻具有第二导电类型浓度中心的第二导电类型区；相同深度的所有第一导电类型浓度中心具有相同浓度，相同深度的所有第二导电类型浓度中心具有相同浓度；相同深度的第二导电类型浓度中心的杂质浓度高于第一导电类型浓度中心的杂质浓度；

在所述第一导电类漂移区内延着第一主面指向第二主面的方向上，第二导电类型浓度中心与纵向相邻的两个第二电类型浓度中心距离之和的1/2大于其所在第二导电类型区的宽度。

进一步地，不同深度的第一导电类型浓度中心的杂质浓度可以相同或不同；不同深度的第二导电类型浓度中心的杂质浓度可以相同或不同。

进一步地，对于n型功率半导体器件，所述第一导电类型为n型导电，所述第二导电类型为p型导电；对于p型功率半导体器件，所述第一导电类型为p型导电，所述第二导电类型为n型导电。

进一步地，可选的在紧邻第一导电类型衬底的漂移区内加入一层第一导电类型缓冲层。

进一步地，所述超结半导体器件可以是超结二极管、超结mosfet或超结igbt。

进一步地，在所述第二导电类型柱上设有第二导电类型体区，且第二导电类型体区设于第一导电类型漂移区内，所述第二导电类型体区内设有第一导电类型源区，所述第一导电类型源区设置在第二导电类型体区的两侧，所述第二导电类型体区之间设有栅氧化层和栅极多晶硅，所述栅极多晶硅上覆盖有绝缘介质层，所述半导体基板的第一主面上设置源极金属，所述源极金属与第二导电类型体区、第一导电类型源区欧姆接触，半导体基板的第二主面下设置漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。

为了进一步实现以上技术目的，本发明还也提出了一种具有多个浓度中心的超结半导体器件的制造方法，其特征是，包括如下步骤：

步骤一.提供一半导体基板，所述半导体基板包括第一导电类型衬底，在第一导电类型衬底的上表面生长第一导电类型第n外延层；

步骤二.在第一导电类型第n外延层表面注入第一导电类型杂质，形成第一导电类型第n浓度中心，在第一导电类型第n外延层表面生长第一导电类型第n-1外延层，在第一导电类型第n-1外延层上注入第一导电类型杂质，形成第一导电类型第n-1浓度中心；

步骤三.重复步骤二，直至在第一导电类型第m外延层上形成第一导电类型第m浓度中心，选择性注入第二导电类型杂质，形成第二导电类型第m浓度中心；

步骤四.在第一导电类型第m外延层表面生长第一导电类型第m-1外延层，在第一导电类型第m-1外延层上注入第一导电类型杂质，形成第一导电类型第m-1浓度中心，再通过选择性注入第二导电类型杂质，形成第二导电类型第m-1浓度中心；

步骤五.重复步骤四，直至形成第一导电类型第1外延层、第一导电类型第1浓度中心和第二导电类型第1浓度中心；

步骤六.在第一导电类型第1外延层表面生长一层第一导电类型顶层外延层，所述第一导电类型顶层外延层、第一导电类型第1外延层直至第一导电类型第n外延层共同形成了第一导电类型漂移区；

步骤七.对第一导电类型漂移区进行高温推结，使不同深度的第二导电类型浓度中心扩散，形成多个第二导电类型区，多个第二导电类型区相连通构成了第二导电类型柱；同时，不同深度的第一导电类型浓度中心也相应扩散并连通，形成浓度较高的第一导电类型柱；

步骤八.利用常规半导体工艺，形成超结半导体器件的其他结构，完成制作。

进一步地，m的值不超过n，若m=n，则可以跳过步骤二直接进行步骤三。

进一步地，所述步骤一中在形成第一导电类型第n外延层前，在第一导电类型衬底上表面还可以生长一层杂质浓度高于第一导电类型第n外延层的第一导电类型缓冲层。

进一步地，所述步骤一到步骤六中，n个第一导电类型外延层及第一导电类型顶层外延层的杂质浓度均远低于相应深度的n个第一导电类型浓度中心的杂质浓度。

与传统功率半导体器件相比，本发明具有以下优点：

1）在本发明器件的俯视截面中，由于漂移区内同一深度截面的第一导电类型浓度中心和第二导电类型浓度中心深度相同，漂移区中的第一导电类型杂质和第二导电类型杂质分布趋势相同，所以器件反向截止时，漂移区中各个深度都可以达到电荷平衡，保证器件耐压最优；

2）在本发明器件中，由于漂移区中同一层外延层的不同深度杂质浓度不同，当器件反向截止时，漂移区不同浓度位置耗尽速度不同，可以有效缓解由于漂移区快速耗尽带来的dv/dt偏大和emi问题；

3）由于漂移区中的第一导电类型杂质大部分由第一导电类型浓度中心热扩散形成，第一导电类型浓度中心浓度由注入控制，控制精度远高于传统的多次外延、光刻、注入法；

4）本发明中，由于同一截面的第一导电类型浓度中心和第二导电类型浓度中心位于同一深度，所以高温推结时可以有效的控制第二导电类型浓度中心的横向扩散，减小器件导通电阻。同时，调整推结热过程，增加第二导电类型杂质纵向扩散距离，以减少整个器件制造过程中的总外延和注入次数，降低制造成本。

附图说明

图1为现有深沟槽刻蚀填充法形成的超结器件示意图。

图2为现有多次外延、光刻、注入法形成的超结器件示意图。

图3为本发明实施例1剖面结构示意图。

图4为本发明实施例1形成n型缓冲层2的剖面结构示意图。

图5为本发明实施例1形成n-型第4外延层04的剖面结构示意图。

图6为本发明实施例1形成n+型第4浓度中心14和p+型第4浓度中心34后的剖面结构示意图。

图7为本发明实施例1形成n-型第3外延层03后的剖面结构示意图。

图8为本发明实施例1形成n+型第3浓度中心13和p+型第3浓度中心33后的剖面示意图。

图9为本发明实施例1形成n-型第2外延层02后的示意图。

图10为本发明实施例1形成n+型第2浓度中心12和p+型第2浓度中心32后的剖面结构示意图。

图11为本发明实施例1形成n-型第1外延层01后的剖面结构示意图。

图12为本发明实施例1形成n+型第1浓度中心11和p+型第1浓度中心31后的剖面结构示意图。

图13为本发明实施例1形成n-型顶层外延层05后的剖面结构示意图。

图14为本发明实施例1高温推结后形成n型漂移层中的p型柱后的剖面结构示意图。

附图标记说明：1——n++型衬底；2——n型缓冲层；3——n型漂移区；4——p型柱；5——n型柱；01——n-型第1外延层；02——n-型第2外延层；03——n-型第3外延层；04——n-型第4外延层；05——n-型顶层外延层；11——n+型第1浓度中心；12——n+型第2浓度中心；13——n+型第3浓度中心；14——n+型第4浓度中心；31——p+型第1浓度中心；32——p+型第2浓度中心；33——p+型第3浓度中心；34——p+型第4浓度中心；41——p型第1区；42——p型第2区；43——p型第3区；44——p型第4区；51——p型体区；52——n+发射区；53——栅氧化层；54——栅极多晶硅；55——绝缘介质层；56——源极金属；57——漏极金属；001——第一主面；002——第二主面。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

本发明实施例1以n沟道平面栅超结mosfet为例，针对650v器件选择n=m=4，对本发明作进一步说明，其中第一导电类型为n型导电，第二导电类型为p型导电，第二导电类型区为p型区。

如附图3所示：包括半导体基板，所述半导体基板包括n++型衬底1，为了提高器件性能，还可选的包括了与所述n++型衬底1邻接的n型缓冲层2，在半导体基板第一主面001指向第二主面002的方向上，n型漂移区3浓度分布是不均匀的，n型漂移区3包括4个n-型外延层，分别为n-型第1外延层01、n-型第2外延层02、n-型第3外延层03、n-型第4外延层04，以及n-型顶层外延层05。

在本实施例中选择n型缓冲层2厚度为8um，n-型第4外延层04厚度为5um，n-型第3外延层03～n型第1外延层01厚度均为10um，n-型顶层外延层05厚度为7um，则n型漂移区3总厚度为50um。

在n型漂移区3内，设置有多个由具有4个不同深度的n+型浓度中心构成的n型柱5，延着第一主面001指向第二主面002的方向上，4个不同深度具有4个n+型浓度中心，依次有具有第1深度的n-型第1浓度中心11，第2深度的n-型第2浓度中心12，第3深度的n-型第3浓度中心13，第4深度的n-型第4浓度中心14。在本实施例中，第1深度为7um，第2深度为17um，第三深度为27um，第4深度为37um。

在n型漂移区3内，设置有多个由具有4个不同深度的p+型浓度中心的p型区构成的p型柱4，延着第一主面001指向第二主面002的方向上，依次有具有第1深度的p+型第1浓度中心31的p型第1区41，具有第2深度的p+型第2浓度中心32的p型第2区42，具有第3深度的p+型第3浓度中心33的p型第3区43，具有第4深度的p+型第4浓度中心34的p型第4区44。同一深度的相邻的两个p+型浓度中心均被位于相同深度的n+型浓度中心所间隔，n+浓度中心边界紧邻具有相同深度的p+型浓度中心的p型区。在本实施例中，第1深度为7um，第2深度为17um，第三深度为27um，第4深度为37um。

相同深度的所有n+型浓度中心具有相同浓度，相同深度的所有p+型浓度中心具有相同浓度。相同深度下，p+型浓度中心的杂质浓度高于n+型浓度中心的杂质浓度。

在本实施例的650vn型超结mosfet中，选择器件最小单元尺寸为13um，在截面方向上，n型漂移区3中的p型区41～44最宽处的宽度为6.5um，且p+型浓度中心距离纵向相邻的两个p+型浓度中心的距离之和的1/2大于其所在的p型区的宽度。在本实施例中，以第2深度p+型浓度中心32为例，距离纵向相邻的两个p+型浓度中心31和33的距离之和的1/2为(10um+10um)×1/2=10um，大于p型第2区42的宽度6.5um，说明p型区的p+型浓度中心的纵向扩散距离大于横向扩散距离。

本实施例器件的第一主面001mosfet结构还包括p+型体区51，n+型源区52，栅氧化层53，栅极多晶硅54，绝缘介质层55，与n+源区52和p+型体区51均欧姆接触的源极金属56，以及与第二主面002欧姆接触的漏极金属57，此为本领域所述熟知的，不再赘述。

在上述半导体器件中，根据器件参数需要，不同深度的n+型浓度中心11～14可以具有不同的杂质浓度；不同深度的p+型浓度31～34中心可以具有不同的杂质浓度。

在上述半导体器件中，紧邻n++型衬底1的n型缓冲层2可以加入，也可以不加入，根据器件参数需求可以选择，并不影响本发明的实质。

本发明实施例中，当器件元胞的结构不同时，还可以形成沟槽型超结mosfet，还适用于平面栅超结mosfet及超结igbt或超结二极管等其他具有超级结构的半导体器件。在具体实施时，p导电类型可以和n导电类型调换，并且器件仍然在功能上是正确的（即，第一或第二导电类型）。因此，如此处使用的，对n导电类型或p导电类型的引用还可以意味着n导电类型和p导电类型或者p导电类型和n导电类型可以取代它。通过p导电类型、n导电类型的调换，能形成p型的半导体器件或n型的半导体器件，具体为本技术领域人员所熟知，此处不再赘述。

如图4~图14所示，本发明实施例的超结半导体器件可以通过下述的工艺步骤制备得到，具体制备方法包括如下步骤：

步骤一.提供半导体基板，所述半导体基板包括n++型衬底1，可选的在n++型衬底1上先形成一层型n缓冲层2，如图4所示。然后再形成低浓度的n-型第4外延层04，如图5所示。在本实施例中，n型缓冲层2厚度为8um，n-型第4外延层04厚度为5um，n-型第4外延层04的电阻率一般选择5ohm.cm～150ohm.cm之间，该电阻率越高，可以越减少外延浓度波动对超结器件电荷平衡的影响；一般的，为了器件导通电阻优化考虑，n型缓冲层2的杂质浓度高于n-型第4外延层04的杂质浓度；

步骤二.如图6所示，在低浓度n-型第4外延层04表面整体注入n型杂质，形成n+型第4浓度中心14。由于在本实施例中选择的是n=m=4，所以在形成n+型第4浓度中心14后直接进行步骤三；

步骤三.在n-型第4外延层04上，再通过常规的光阻或其它掩模的方式，选择性的注入p型杂质，形成p+型第4浓度中心34。为了保证器件电荷平衡，一般来说p+型第4浓度中心34的杂质浓度较n+型第4浓度中心14高至少2倍以上；

步骤四.如图7所示，在半导体基板上表面再形成n-型第3外延层03，在本实施例中n-型第3外延层03厚度为10um。并在n-型第3外延层03上整体注入n型杂质，形成n+型第3浓度中心13。如图8所示，在n-型第3外延层03上，再通过选择性注入p杂质，形成p+型第3浓度中心33；

步骤五.使用步骤四相似工艺方式，如图9～12所示，依次形成n-型第2外延层02，n+型第2浓度中心12，p+型第2浓度中心32，依次形成n-型第1外延层01，n+型第1浓度中心11，p+型第1浓度中心31。

步骤六.如图13所示，再形成一层n-型顶层外延层05，在本实施例中，n-型顶层外延层05厚度为7um；n-型顶层外延层05的浓度可以选择和n-型外延层01～04相同电阻率，也可以根据参数需要适当调节该层电阻率。

步骤七.如图14所示，进行高温推结，使n型漂移区3中的不同深度的p+型浓度中心分别扩散，形成p型区，p+型第4浓度中心34扩散形成p型第4区44，p+型第3浓度中心33扩散形成p型第3区43，p+型第2浓度中心32扩散形成p型第2区42，p+型第1浓度中心31扩散形成p型第1区41。且俯视平面上相同位置的不同深度的4个p+型浓度中心扩散连通形成p型柱4，即俯视平面上相同位置的p型第4区44，p型第3区43，p型第2区42，p型第1区41相互连通，在截面上形成超结结构中的p型柱状区域。与此同时，n型漂移区3中的不同深度的n+型浓度中心的杂质也会扩散并连通形成n型柱5，将原本低浓度的n-外延层01～04的电阻率降低，保证器件较低的导通电阻。

步骤八.利用常规半导体工艺，形成其他常规的表面mosfet结构，形成如图1所示半导体器件，表面mosfet结构包括但不限于：p+型体区51，n+型源区52，栅氧化层53，多晶硅栅电极54，绝缘介质层55，与n+源区52和p+型体区51均欧姆接触的源极金属56，以及与n++衬底1欧姆接触的漏极金属57等。该部分工艺为本领域人员所熟知内容，在此不一一赘述。

上述步骤中，4个n-型外延层01～04及n-型顶层外延层05的杂质浓度均远低于相应深度的4个n+型浓度中心11～14的杂质浓度；

上述步骤中，n型缓冲层2为可选层次，该层次可以提高器件性能，但没有该层次也不会影响本发明的实质。

以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。