改善硅外延生长中离子注入硼元素扩散的工艺的制作方法

本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构及其制作方法，特别是一种能改善硅外延中离子注入硼元素扩散的工艺。

背景技术：

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。

其中，在NOR型结构的3D闪存中，存储单元在位线和地线之间并联排列，而在NAND型结构的3D闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，其优点在于体积小、容量大。闪存器件根据存储单元的结构可分为叠置栅极型和分离栅极型，并且根据电荷存储层的形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物(SONO)器件。其中，SONO型闪存器件具有比浮置栅极型闪存器件更优的可靠性，并能够以较低的电压执行编程和擦除操作，且ONOS型闪存器件具有很薄的单元，并且便于制造。

在3D NAND(3D与非)闪存的制备中，通常需要在硅衬底上外延一层纯净度更高的硅外延生长层，或者在高搀杂硅衬底上生长外延层以防止器件的闩锁(Latch Up)效应等问题，具体的硅外延生长工艺通常包括如下步骤：

S1：沟道刻蚀，参见图1a，具体为，提供衬底1，所述衬底表面形成有多层交错堆叠的层间介质层2及牺牲介质层3，所述牺牲介质层3形成于相邻的层间介质层2之间；所述层间介质层2为氧化物层，所述牺牲介质层3为氮化物层，从而形成NO堆叠结构(NO Stacks)；在NO堆叠结构表面沉积硬掩模氧化物层(Hard Mask Oxide)后，刻蚀所述层间介质层2及牺牲介质层3以形成沟道4，所述沟道4通至所述衬底1并形成一定深度的硅槽5。

S2：刻蚀后处理(Post Etch Treatment)(未图示)，具体为，采用氮气(N2)、氮气(N2)和一氧化碳(CO)或氮气(N2)和氢气(H2)对被刻蚀的硅槽区域进行吹扫，这一刻蚀后处理的方法，比普通的清洗具有更好的聚合物去除效果。

S3：硅外延生长，参见图1b，具体为，首先，采用湿法清洗和/或等离子体清洗对硅槽区域进行预清洗处理；随后在硅槽5处进行硅的外延生长形成硅外延层6(SEG)。

S4：离子注入掺杂硼元素，参见图1c，具体为对所述硅外延层6进行离子注入处理以掺杂硼元素。

上述工序后，可能还需要进行ONOP(氧化物/氮化物/氧化物/多晶硅)等沉积、刻蚀工序，这些后续工艺步骤会产生大量的热而形成高温过程，而由于掺杂的硼元素的原子序数第、分子量小，在这些后续的高温过程中极容易产生扩散，从而越过硅外延层与衬底之间的界面，由硅外延层跑到硅衬底当中去(参见图2a-b，图2a中下方白色箭头为硼元素扩散的方向)，从而影响阈值电压(Vt)的控制，进而最终影响3D NAND闪存的性能。

因此，如何有效的减少离子注入掺杂硼元素的界面扩散，以提高硅外延生长层的阈值电压特性，一直为本领域技术人员所致力研究的方向。

技术实现要素：

本发明的目的在于提供一种3D NAND闪存的制作方法，能够实现减少硅外延层中离子注入硼元素扩散，从而提高3D NAND闪存的性能。

为了实现上述目的，本发明提出了一种改善硅外延生长中离子注入硼元素扩散的工艺，其特征在于包括以下步骤：

沟道刻蚀，具体为，首先，提供衬底，并在衬底表面形成NO堆叠结构(NO Stacks)；随后，进行刻蚀以形成沟道，所述沟道通至所述衬底并形成一定深度的硅槽；

刻蚀后处理(Post Etch Treatment)，以破坏硅槽表面，将其由单晶硅转化为非晶硅；

硅外延生长，具体为，在硅槽处进行硅的外延生长形成硅外延层(SEG)；

掺杂硼元素，具体为对所述硅外延层进行离子注入处理以掺杂硼元素。

进一步的，所述形成NO堆叠结构(NO Stacks)，具体为，在所述衬底表面形成多层交错堆叠的层间介质层及牺牲介质层，所述牺牲介质层形成于相邻的层间介质层之间；所述层间介质层为氧化物层，所述牺牲介质层为氮化物层，从而形成NO堆叠结构(NO Stacks)。

进一步的，所述沟道刻蚀步骤中，还包括刻蚀前，在所述NO堆叠结构表面形成硬掩模氧化物层(Hard Mask Oxide)。

进一步的，所述刻蚀，具体为，采用各向异性的干法刻蚀工艺垂直向下刻蚀所述NO堆叠结构以形成所述沟道。

进一步的，所述刻蚀后处理，是采用含有F和/或Cl的气体进行等离子体处理，以有效将硅外延生长界面的单晶硅破坏转化为非晶硅。

进一步的，在所述硅外延生长步骤中，得到的硅外延层与衬底之间具有空位(Void)。

进一步的，所述空位(Void)的高度能够保证，使得后续工艺中的多晶硅通道与所述硅外延层和衬底之间形成电流通路。

进一步的，所述空位(Void)的高度小于所述硅槽的深度。

本发明还提供了一种3D NAND闪存结构，所述的闪存结构中的硅外延层由上述的工艺方法制备得到。

与现有技术相比，本发明的有益效果主要体现在：

第一，沟道刻蚀后，通过采用含有F和/或Cl的气体对硅外延生长的硅槽界面进行等离子体处理，能够有效将硅外延生长界面的单晶硅破坏进而转化为非晶硅，而非晶硅界面的硅外延生长速度要比单晶硅界面的硅外延生长速度慢，从而有利于形成硅外延层与衬底之间的空位(Void)；

第二，形成的空位(Void)成为了硼元素界面扩散的屏障(Barrier)，有效阻挡了离子注入掺杂的硼元素从硅外延层扩散至硅衬底，从而提高了硅外延层的阈值电压(Vt)特性；

第三，本发明的工艺能有效控制空位(Void)高度，从而保证有效阻挡硼元素扩散的同时，也能保证后续工艺中的多晶硅通道、硅外延层、衬底之间形成电路通路。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1a-c为现有技术中3D NAND闪存结构的硅外延生长的工艺流程图；

图2a-b为现有技术中硅外延生长中硼元素界面扩散的原理示意图和扫描电镜照片；

图3a-d为本发明中3D NAND闪存结构的硅外延生长的工艺流程图；

图4为本发明中3D NAND闪存结构的多晶硅通道、硅外延层、硅衬底之间的电流通路示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图3，在本实施例中，提出了一种改善硅外延生长中离子注入硼元素扩散的工艺，具体包括以下步骤：

S100：沟道刻蚀，具体为，首先，提供衬底，并在衬底表面形成NO堆叠结构(NO Stacks)；随后，进行刻蚀以形成沟道，所述沟道通至所述衬底并形成一定深度的硅槽；

S200：刻蚀后处理(Post Etch Treatment)，以破坏硅槽表面，将其由单晶硅转化为非晶硅；

S300：硅外延生长，具体为，在硅槽处进行硅的外延生长形成硅外延层(SEG)；

S400：掺杂硼元素，具体为对所述硅外延层进行离子注入处理以掺杂硼元素。

具体的，请参考图3a，在步骤S100中，首先进行步骤S110，提供衬底100，并在衬底100表面形成多层交错堆叠的层间介质层110及牺牲介质层120，所述牺牲介质层120形成于相邻的层间介质层110之间；所述层间介质层110为氧化物层，例如氧化硅层，所述牺牲介质层120为氮化物层，例如氮化硅层，从而形成NO堆叠结构(NO Stacks)；随后进行步骤S120，在所述NO堆叠结构表面形成硬掩模氧化物层(Hard Mask Oxide)；随后再进行步骤S130，采用各向异性的干法刻蚀工艺垂直向下刻蚀所述NO堆叠结构以形成沟道130，所述沟道130通至所述衬底100并形成一定深度的硅槽140。

请参考图3b，在步骤S200中，采用含有F和/或Cl的气体进行等离子体处理的刻蚀后处理(Post Etch Treatment)工艺，来破坏硅槽表面，将硅槽表面的硅外延生长界面由单晶硅转化为非晶硅。

请参考图3c，在步骤S300中，在硅槽140处进行硅的外延生长形成硅外延层150(SEG)。由于进行了S200的刻蚀后处理(Post Etch Treatment)，使得硅外延生长界面由单晶硅转化为非晶硅，而非晶硅界面的硅外延生长速度要比单晶硅界面的硅外延生长速度慢，从而在硅外延生长的过程中形成了硅外延层150与衬底100之间的空位(Void)160。

请参考图3d，在步骤S400中，对所述硅外延层150进行离子注入处理以掺杂硼元素。

本发明工艺制备得到的硅外延层，需要对空位(Void)160的高度进行有效调节和控制，从而保证后续制备的多晶硅通道170、硅外延层150与硅衬底100之间形成有效的电流通路，因此空位(Void)160的高度应当小于硅槽的深度H(请参考图4，图形点划线曲线为电流通路示意)。

综上，沟道刻蚀后，通过采用含有F和/或Cl的气体对硅外延生长的硅槽界面进行等离子体处理，能够有效将硅外延生长界面的单晶硅破坏进而转化为非晶硅，而非晶硅界面的硅外延生长速度要比单晶硅界面的硅外延生长速度慢，从而有利于形成硅外延层与衬底之间的空位(Void)；形成的空位(Void)成为了硼元素界面扩散的屏障(Barrier)，有效阻挡了离子注入掺杂的硼元素从硅外延层扩散至硅衬底，从而提高了硅外延层的阈值电压(Vt)特性；同时，本发明的工艺能有效控制空位(Void)高度，从而保证有效阻挡硼元素扩散的同时，也能保证后续工艺中的多晶硅通道、硅外延层、衬底之间形成电路通路。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。