半导体器件及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

背景技术：

mos晶体管是现代集成电路中最重要的元件之一。mos晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构；位于栅极结构一侧半导体衬底内的源区；位于栅极结构另一侧半导体衬底内的漏区。mos晶体管的工作原理是：通过在栅极结构施加电压，调节栅极结构底部沟道的电流来产生开关信号。

二极管是一种重要的半导体器件，二极管可用于形成esd。

通常，半导体器件中不仅包括mos晶体管还包括二极管，出于工艺兼容性的考虑，通常需要将mos晶体管和二极管在一套工艺制程中形成。

然而，现有技术形成的半导体器件的性能较差。

技术实现要素：

本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底包括第一区和第二区，半导体衬底第一区和第二区上分别具有鳍部，鳍部包括在半导体衬底表面法线方向上交错层叠的若干第一鳍部层和第二鳍部层，第二鳍部层位于相邻第一鳍部层之间；形成仅横跨第一区鳍部的伪栅极结构，伪栅极结构覆盖第一区鳍部的部分顶部表面和部分侧壁表面；在半导体衬底第一区和第二区上、以及第一区鳍部和第二区鳍部上形成介质层，介质层覆盖伪栅极结构侧壁且暴露出伪栅极结构的顶部表面；形成介质层后，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层；去除伪栅极结构和伪栅极结构覆盖的第二鳍部层后，在第二区介质层中形成贯穿介质层的第一通孔和第二通孔，第一通孔和第二通孔位于第二区鳍部上；在第一通孔底部的第二区鳍部中形成第一掺杂层；在第二通孔底部的第二区鳍部中形成第二掺杂层。

可选的，形成所述鳍部的方法包括：在所述半导体衬底第一区和第二区上形成鳍部材料膜，鳍部材料膜包括在半导体衬底表面法线方向上交错层叠的若干第一鳍部膜和第二鳍部膜，第二鳍部膜位于相邻第一鳍部膜之间；图形化所述鳍部材料膜以形成鳍部，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层。

可选的，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅或单晶锗硅。

可选的，形成所述伪栅极结构的步骤包括：在半导体衬底第一区和第二区上形成覆盖第一区鳍部和第二区鳍部的伪栅极结构膜；图形化第一区的伪栅极结构膜，在图形化第一区的伪栅极结构膜的同时去除第二区的伪栅极结构膜，形成所述伪栅极结构。

可选的，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层，以在第一区介质层中形成栅开口，栅开口还位于相邻第一鳍部层之间。

可选的，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层的步骤包括：去除伪栅极结构，在第一区介质层中形成初始栅开口；去除初始栅开口暴露出的第二鳍部层，使初始栅开口形成所述栅开口。

可选的，去除初始栅开口暴露出的第二鳍部层的工艺为干法刻蚀工艺，参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括hcl，稀释气体包括n2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度。

可选的，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层后，且在形成所述第一通孔和第二通孔之前，还包括：在所述栅开口中形成栅极结构，栅极结构还位于相邻第一鳍部层之间。

可选的，还包括：去除伪栅极结构和伪栅极结构覆盖的第二鳍部层后，在第一区介质层中形成贯穿介质层的源漏通孔，源漏通孔位于第一区鳍部上；在源漏通孔底部的第一区鳍部中形成源漏掺杂区。

可选的，在形成所述第一通孔和第二通孔的过程中形成所述源漏通孔。

可选的，当所述源漏掺杂区的导电类型和第一掺杂层的导电类型相同时，在形成所述第一掺杂层的过程中形成所述源漏掺杂区；当所述源漏掺杂区的导电类型和第二掺杂层的导电类型相同时，在形成所述第二掺杂层的过程中形成所述源漏掺杂区。

可选的，形成所述第一通孔和第二通孔后，形成第一掺杂层和第二掺杂层。

可选的，所述第二掺杂层和第一掺杂层的导电类型相反。

可选的，形成所述第一通孔后，形成所述第一掺杂层；形成所述第一掺杂层后，形成所述第二通孔；形成所述第二通孔后，形成所述第二掺杂层。

可选的，当所述第一掺杂层的导电类型为n型时，第二掺杂层的导电类型为p型；当所述第一掺杂层的导电类型为p型时，第二掺杂层的导电类型为n型。

可选的，形成所述第一掺杂层的方法包括：在第一通孔底部的第二区鳍部中形成第一凹陷；在第一凹陷中外延生长第一掺杂层；形成所述第二掺杂层的方法包括：在第二通孔底部的第二区鳍部中形成第二凹陷；在第二凹陷中外延生长第二掺杂层。

本发明还提供一种半导体器件，包括：半导体衬底，半导体衬底包括第一区和第二区；位于半导体衬底第一区和第二区上的鳍部，鳍部包括在半导体衬底表面法线方向上交错层叠的若干第一鳍部层和第二鳍部层，第二鳍部层位于相邻第一鳍部层之间；位于半导体衬底第一区和第二区上、以及第一区鳍部和第二区鳍部上的介质层；贯穿第一区介质层的栅开口，所述栅开口暴露出第一区第一鳍部层，所述栅开口还位于相邻第一鳍部层之间；贯穿介质层的第一通孔和第二通孔，第一通孔和第二通孔位于第二区鳍部上；位于第一通孔底部第二区鳍部中的第一掺杂层；位于第二通孔底部第二区鳍部中的第二掺杂层，第二掺杂层和第一掺杂层之间的鳍部上具有介质层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体器件的形成方法中，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层，为后续栅极结构的形成提供空间。由于第二区鳍部上未形成伪栅极结构，因此形成介质层后，介质层能够覆盖第二区的整个鳍部。在去除伪栅极结构覆盖的第二鳍部层的过程中，第二区鳍部不会暴露出来，相应的，第二区鳍部中的第二鳍部层不会被去除，避免在第二区的第一鳍部层之间形成空隙。形成第一掺杂层和第二掺杂层后，避免第一掺杂层和第二掺杂层之间存在空隙，进而避免由空隙引起在自第一掺杂层至第二掺杂层的电流传动方向上横截面积较小，从而提高了第一掺杂层至第二掺杂层之间的电流传导能力，提高了半导体器件的性能。

附图说明

图1至图3是一种半导体器件形成过程的结构示意图；

图4至图15是本发明一实施例中半导体器件形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术形成的半导体器件的性能较差。

图1至图3是一种半导体器件形成过程的结构示意图。

参考图1，提供半导体衬底100，半导体衬底100包括第一区x和第二区y，半导体衬底100第一区x和第二区y上分别具有鳍部110，鳍部110包括在半导体衬底100表面法线方向上交错层叠的若干第一鳍部层111和第二鳍部层112，第二鳍部层112位于相邻第一鳍部层111之间。

参考图2，形成分别横跨第一区x鳍部110和第二区y鳍部110的伪栅极结构121；在伪栅极结构121两侧的第一区x鳍部110中形成源漏掺杂层131；在伪栅极结构121一侧的第二区y鳍部110中形成第一掺杂层132，在伪栅极结构121另一侧的第二区y鳍部110中形成第二掺杂层133；之后，在半导体衬底100第一区x和第二区y上、第一区x和第二区y的鳍部110上形成介质层140，介质层140覆盖伪栅极结构121侧壁，且介质层140暴露出伪栅极结构121的顶部表面。

参考图3，形成介质层140后，去除第一区x伪栅极结构121(参考图2)和第一区x伪栅极结构121覆盖的第二鳍部层112，在第一区x介质层140中形成栅开口141，栅开口141还位于相邻的第一鳍部层112之间。

然而，上述方法形成的半导体器件的性能较差，经研究发现，原因在于：

所述第一区x用于形成鳍式场效应晶体管。所述栅开口141中用于形成栅极结构。所述栅开口141由去除第一区x伪栅极结构121和第一区x伪栅极结构121覆盖的第二鳍部层112而形成，因此栅极结构能够环绕第一区x第一鳍部层111，栅极结构对沟道的控制能力增强。第二区y用于形成esd器件。第一掺杂层132和第二掺杂层133用于形成esd器件中二极管的结构。第二区y伪栅极结构121用于定义第一掺杂层132和第二掺杂层133在鳍部110中的位置。

在刻蚀去除第一区x伪栅极结构121的过程中，第二区y伪栅极结构121暴露在刻蚀环境中，因此会将第二区y伪栅极结构121也去除，暴露出第二区y鳍部110。在去除第一区x伪栅极结构121覆盖的第二鳍部层112的过程中，会将第二区y伪栅极结构121覆盖的第二鳍部层112也去除，从而在第二区y第一鳍部层111之间形成空隙142(参考图3)，且空隙142位于第一掺杂层132和第二掺杂层133之间。进而导致在自第一掺杂层132至第二掺杂层133的电流传动方向上，横截面积较小降低了第一掺杂层132和第二掺杂层133之间的电流传导能力。

在此基础上，本发明提供一种半导体器件的形成方法，形成仅横跨第一区鳍部的伪栅极结构；在半导体衬底第一区和第二区上、以及第一区鳍部和第二区鳍部上形成介质层；之后去除伪栅极结构和伪栅极结构覆盖的第二鳍部层；之后在第二区介质层中形成贯穿介质层的第一通孔和第二通孔；在第一通孔底部的第二区鳍部中形成第一掺杂层；在第二通孔底部的第二区鳍部中形成第二掺杂层。所述方法提高了半导体器件的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图15是本发明一实施例中半导体器件形成过程的结构示意图。

结合参考图4和图5，图5中第一区a的示图为沿图4中切割线m-m1的剖面图，图5中第二区a的示图为沿图4中切割线m2-m3的剖面图，提供半导体衬底200，半导体衬底200包括第一区a和第二区b，半导体衬底200第一区a和第二区b上分别具有鳍部210，鳍部210包括在半导体衬底200表面法线方向上交错层叠的若干第一鳍部层211和第二鳍部层212，第二鳍部层212位于相邻第一鳍部层211之间。

所述半导体衬底200可以是单晶硅，多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底200的材料为单晶硅。

所述半导体衬底200包括第一区a和第二区b。第一区a用于形成鳍式场效应晶体管。第二区b不用于形成晶体管，本实施例中，以第二区b用于形成esd器件为示例进行说明，后续第一掺杂层和第二掺杂层用于形成esd器件中二极管的结构。

形成所述鳍部210的方法包括：在所述半导体衬底200第一区a和第二区b上形成鳍部材料膜，鳍部材料膜包括在半导体衬底200表面法线方向上交错层叠的若干第一鳍部膜和第二鳍部膜，第二鳍部膜位于相邻第一鳍部膜之间；图形化所述鳍部材料膜以形成鳍部210，且使第一鳍部膜形成第一鳍部层211，使第二鳍部膜形成第二鳍部层212。

第一鳍部层211和第二鳍部层212的材料不同。具体的，所述第一鳍部层211的材料为单晶硅或单晶锗硅；所述第二鳍部层212的材料为单晶硅或单晶锗硅。

本实施例中，第一区a和第二区b的鳍部210具有的结构相同，在第一区a形成鳍部210的同时在第二区b中形成鳍部210，好处包括：简化工艺，节约成本。

继续结合参考图4和图5，在所述半导体衬底200第一区a和第二区b上形成隔离结构201，隔离结构201覆盖第一区a鳍部210的部分侧壁、且覆盖第二区b鳍部210的部分侧壁。

所述隔离结构201的顶部表面低于鳍部210的顶部表面。所述隔离结构201的材料包括氧化硅。

形成所述隔离结构201的方法包括：在所述半导体衬底200第一区a和第二区b上形成覆盖鳍部210的隔离结构膜(未图示)；回刻蚀隔离结构膜，形成所述隔离结构201。

形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。

形成隔离结构膜所采用的流体化学气相沉积工艺的步骤包括：在半导体衬底200第一区a和第二区b上形成隔离流体层；进行水汽退火，使所述隔离流体层形成隔离结构膜。

所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火温度为350摄氏度～750摄氏度。

本实施例中，还包括：在形成所述隔离流体层之前，在所述鳍部210表面和隔离结构201表面形成保护层(未图示)；在回刻蚀隔离结构膜的同时回刻蚀保护层。

所述保护层的材料包括氧化硅或氮化硅。所述保护层的作用包括：在进行所述水汽退火的过程中，隔离水汽退火中氧和鳍部210，避免消耗鳍部210。

在一个实施例中，所述保护层的厚度为10埃～40埃。好处包括：隔离水汽退火中氧和鳍部210的效果较好；同时，不易使相邻鳍部210顶部的保护层连接在一起；提供给隔离结构膜在相邻鳍部210之间的空间较为充足。

结合参考图6和图7，图7中第一区a的示图为沿图6中切割线m-m1的剖面图，图7中第二区a的示图为沿图6中切割线m2-m3的剖面图，形成仅横跨第一区a鳍部210的伪栅极结构220，伪栅极结构220覆盖第一区a鳍部210的部分顶部表面和部分侧壁表面。

形成所述伪栅极结构220的步骤包括：在半导体衬底200第一区a和第二区b上形成覆盖第一区a鳍部210和第二区b鳍部210的伪栅极结构膜(未图示)；图形化第一区a的伪栅极结构膜，在图形化第一区a的伪栅极结构膜的同时去除第二区b的伪栅极结构膜，形成所述伪栅极结构220。

所述伪栅极结构220包括横跨第一区a鳍部210的伪栅介质层和位于伪栅介质层上的伪栅电极层。具体的，伪栅介质层位于第一区a隔离结构201的部分表面、且覆盖第一区a鳍部210的部分顶部表面和部分侧壁表面。

所述伪栅介质层的材料为氧化硅。所述伪栅电极层的材料为多晶硅。

结合参考图8和图9，图9中第一区a的示图为沿图8中切割线m-m1的剖面图，图9中第二区a的示图为沿图8中切割线m2-m3的剖面图，在半导体衬底200第一区a和第二区b上、以及第一区a鳍部210和第二区b鳍部210上形成介质层230，介质层230覆盖伪栅极结构220侧壁且暴露出伪栅极结构220的顶部表面。

所述介质层230的材料包括氧化硅。

形成所述介质层230的步骤包括：在所述半导体衬底200第一区a和第二区b上、隔离结构201上、以及第一区a和第二区b的鳍部210上形成介质材料膜，介质材料层覆盖伪栅极结构220；平坦化所述介质材料膜直至暴露出伪栅极结构220的顶部表面，形成所述介质层230。

形成所述介质材料膜的工艺为沉积工艺，如等离子体化学气相沉积工艺或流体化学气相沉积工艺。平坦化所述介质材料膜的工艺为化学机械研磨工艺或回刻蚀工艺。

结合参考图10和图11，图11中第一区a的示图为沿图10中切割线m-m1的剖面图，图11中第二区a的示图为沿图10中切割线m2-m3的剖面图，形成介质层230后，去除伪栅极结构220和伪栅极结构220覆盖的第二鳍部层212。

去除伪栅极结构220和伪栅极结构220覆盖的第二鳍部层212，以在第一区a介质层230中形成栅开口231，栅开口231还位于相邻第一鳍部层211之间。

去除伪栅极结构220和伪栅极结构220覆盖的第二鳍部层212的步骤包括：去除伪栅极结构220，在第一区a介质层230中形成初始栅开口(未图示)；去除初始栅开口暴露出的第二鳍部层212，使初始栅开口形成所述栅开口231。

去除初始栅开口暴露出的第二鳍部层212的工艺为干法刻蚀工艺。

在一个实施例中，所述第一鳍部层211的材料为单晶硅，所述第二鳍部层212的材料为单晶锗硅，去除初始栅开口暴露出的第二鳍部层212采用的干法刻蚀工艺的参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括hcl，稀释气体包括n2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度，如150摄氏度。

在去除初始栅开口暴露出的第二鳍部层212采用的干法刻蚀工艺中，刻蚀气体包括hcl，hcl气体的化学活性较好，和第二鳍部层212的反应速率较快，使干法刻蚀工艺对第二鳍部层212相对于对第一鳍部层211的刻蚀选择比较大。

本实施例中，去除初始栅开口暴露出的第二鳍部层212采用的干法刻蚀工艺，对第二鳍部层212相对于对第一鳍部层211的刻蚀选择比值为50～200。

在去除初始栅开口暴露出的第二鳍部层212采用的干法刻蚀工艺中，若温度过高，刻蚀反应速率过快，刻蚀速率在各个区域的均匀性降低，导致第一鳍部层211表面粗糙度较大，后续将增加修复第一鳍部层211表面的难度。而干法刻蚀工艺采用温度为100摄氏度～200摄氏度，能够使反应速率较快，同时降低后续修复第一鳍部层211表面的难度。

由于第二区鳍部210上未形成伪栅极结构220，因此形成介质层230后，介质层230能够覆盖第二区b的整个鳍部210。因此，在去除伪栅极结构220覆盖的第二鳍部层212的过程中，第二区b鳍部210不会暴露出来，相应的，第二区b鳍部210中的第二鳍部层212不会被去除，避免在第二区b的第一鳍部层211之间形成空隙。

去除伪栅极结构220和伪栅极结构220覆盖的第二鳍部层212后，在第二区b介质层230中形成贯穿介质层230的第一通孔和第二通孔，第一通孔和第二通孔位于第二区b鳍部210上。

本实施例中，去除伪栅极结构220和伪栅极结构220覆盖的第二鳍部层212后，且在形成第一通孔和第二通孔之前，还包括：在所述栅开口231中形成栅极结构，栅极结构还位于相邻第一鳍部层211之间。

结合参考图12和图13，图13中第一区a的示图为沿图12中切割线m-m1的剖面图，图13中第二区a的示图为沿图12中切割线m2-m3的剖面图，在所述栅开口231中形成栅极结构，栅极结构还位于相邻第一鳍部层211之间。

本实施例中，所述栅极结构包括栅极结构本体240和位于栅极结构本体240顶部表面的栅保护层250。在其它实施例中，所述栅极结构仅包括栅极结构本体。

所述栅极结构还位于相邻第一鳍部层211之间，具体的，栅极结构本体240还位于相邻第一鳍部层211之间。这样使栅极结构本体环绕第一区a的第一鳍部层211，增加了栅极结构对沟道的控制能力。

所述栅极结构本体240包括横跨第一区a鳍部210的栅介质层(未图示)和位于栅介质层上的栅电极层(未图示)。所述栅介质层位于第一区a隔离结构201的部分表面、覆盖第一区a第一鳍部层211的部分顶部表面和部分侧壁表面。具体的，栅介质层位于栅开口231的侧壁和底部，栅介质层环绕第一区a的第一鳍部层211；栅电极层位于所述栅开口231中，栅电极层还环绕第一区a的第一鳍部层211。

所述栅介质层的材料为高k(k大于3.9)介质材料，所述栅电极层的材料为金属，如钨。

本实施例中，栅极结构本体240还包括：位于第一区a第一鳍部层211表面的界面层(未图示)；所述栅介质层覆盖界面层。

所述界面层的材料包括氧化硅。形成所述界面层的工艺包括氧化工艺。所述界面层的作用包括：修复栅开口231底部第一区a第一鳍部层211的表面。

本实施例中，还包括：在进行形成界面层的工艺和形成栅介质层材料的工艺后，且在进行形成栅电极层的材料之前，进行退火处理，以使界面层致密化。所述退火处理的温度在1000摄氏度以上，如1200摄氏度。

所述栅保护层250的材料包括氮化硅。

参考图14，图14为在图12基础上的示意图，去除伪栅极结构220和伪栅极结构220覆盖的第二鳍部层212后，在第二区b介质层230中形成贯穿介质层230的第一通孔261和第二通孔262，第一通孔261和第二通孔262位于第二区b鳍部210上。

本实施例中，形成所述栅极结构后，形成第一通孔261和第二通孔262。

本实施例中，还包括：去除伪栅极结构220和伪栅极结构220覆盖的第二鳍部层212后，在第一区a介质层230中形成贯穿介质层230的源漏通孔263，源漏通孔263位于第一区a鳍部210上，具体的，在形成所述栅极结构后，形成源漏通孔263。

所述源漏通孔263分别位于栅极结构两侧的第一区a介质层230中。

本实施例中，在形成第一通孔261和第二通孔262的过程中，形成源漏通孔263，即在同一工艺制程中形成第一通孔261、第二通孔262和源漏通孔263。一方面，这样无需多次刻蚀介质层230，而刻蚀介质层230贯穿介质层230的深度需要花费较多的时间，因此节省了产能；另一方面，简化了工艺。

在其它实施例中，第一通孔和第二通孔在同一工艺制程中形成，源漏通孔与第一通孔和第二通孔不再同一工艺制程中形成。在其它实施例中，第一通孔和第二通孔不在同一工艺中形成。在其它实施例中，源漏通孔、第一通孔和第二通孔均在不同的工艺步骤中形成。

本实施例中，具体的，形成所述第一通孔261、第二通孔262和源漏通孔263的步骤包括：在所述介质层230和栅极结构上形成图形化的光刻胶层，图形化的光刻胶层定义出第一通孔261、第二通孔262和源漏通孔263的位置；以所述图形化的光刻胶层为掩膜刻蚀介质层230，形成所述源漏通孔263。

参考图15，在第一通孔261底部的第二区a鳍部210中形成第一掺杂层271；在第二通孔262底部的第二区a鳍部210中形成第二掺杂层272。

本实施例中，第一掺杂层271的导电类型和第二掺杂层272的导电类型相反。具体的，当所述第一掺杂层271的导电类型为n型时，第二掺杂层272的导电类型为p型，第一掺杂层271的材料包括掺杂有第一导电离子的硅，第一导电离子为n型离子，如磷离子，第二掺杂层272的材料包括掺杂有第二导电离子的锗硅，第二导电离子为p型离子，如硼离子；当所述第一掺杂层271的导电类型为p型时，第二掺杂层272的导电类型为n型，第一掺杂层271的材料包括掺杂有第一导电离子的锗硅，第一导电离子为p型离子，如硼离子，第二掺杂层272的材料包括掺杂有第二导电离子的硅，第二导电离子为n型离子，如磷离子。

本实施例中，形成所述第一通孔261和第二通孔262后，形成第一掺杂层271和第二掺杂层272。

在其它实施例中，形成所述第一通孔后，形成所述第一掺杂层；形成所述第一掺杂层后，形成所述第二通孔；形成所述第二通孔后，形成所述第二掺杂层。

本实施例中，还包括：在源漏通孔263底部的第一区a鳍部210中形成源漏掺杂区273。所述源漏掺杂区273分别位于栅极结构两侧的第一区a鳍部210中。

当所述源漏掺杂区273的导电类型为n型时，源漏掺杂区273的材料包括掺杂有源漏离子的硅，源漏离子为n型离子，如磷离子；当所述源漏掺杂区273的导电类型为p型时，源漏掺杂区273的材料包括掺杂有源漏离子的锗硅，源漏离子为p型离子，如硼离子。

当所述源漏掺杂区273的导电类型和第一掺杂层271的导电类型相同时，在形成所述第一掺杂层271的过程中形成所述源漏掺杂区273；当所述源漏掺杂区273的导电类型和第二掺杂层272的导电类型相同时，在形成所述第二掺杂层272的过程中形成所述源漏掺杂区273。

在其它实施例中，第一掺杂层的导电类型和第二掺杂层的导电类型相同，能够同时形成第一掺杂层、第二掺杂层和源漏掺杂区。

形成所述第一掺杂层271的方法包括：在第一通孔261底部的第二区b鳍部210中形成第一凹陷；在第一凹陷中外延生长第一掺杂层271。

形成所述第二掺杂层272的方法包括：在第二通孔262底部的第二区b鳍部210中形成第二凹陷；在第二凹陷中外延生长第二掺杂层272。

形成所述源漏掺杂区273的方法包括：在源漏通孔263底部的第一区a鳍部210中形成源漏凹陷；在源漏凹陷中外延生长源漏掺杂区273。

由于第二区b鳍部210中的第二鳍部层212不会被去除，避免在第二区b的第一鳍部层211之间形成空隙。形成第一掺杂层271和第二掺杂层272后，避免第一掺杂层271和第二掺杂层272之间存在空隙，进而避免由空隙引起在自第一掺杂层271至第二掺杂层272的电流传动方向上横截面积较小，从而提高了第一掺杂层271至第二掺杂层272之间的电流传导能力。

本实施例中，源漏掺杂层273为应力层，源漏掺杂层273对沟道区产生应力，以提高沟道区中载流子的迁移率。

本实施例中，由于源漏掺杂区273在进行所述退火处理之后形成，因此源漏掺杂层273不会受到所述退火处理的高温影响，避免源漏掺杂层273在所述退火处理中膨胀和收缩，进而避免源漏掺杂层273对沟道区的应力损失较大。

相应的，本实施例还提供一种采用上述方法形成的半导体器件，请参考图15，包括：半导体衬底200，半导体衬底200包括第一区a和第二区b；位于半导体衬底200第一区a和第二区b上的鳍部210，鳍部210包括在半导体衬底200表面法线方向上交错层叠的若干第一鳍部层211和第二鳍部层212，第二鳍部层212位于相邻第一鳍部层211之间；位于半导体衬底200第一区a和第二区b上、以及第一区a鳍部210和第二区b鳍部210上的介质层230；贯穿第一区a介质层230的栅开口231(参考图11)，所述栅开口231暴露出第一区a第一鳍部层211，所述栅开口231还位于相邻第一鳍部层211之间；贯穿介质层230的第一通孔261和第二通孔262，第一通孔261和第二通孔262位于第二区b鳍部210上；位于第一通孔261底部第二区b鳍部210中的第一掺杂层271；位于第二通孔262底部第二区鳍部中的第二掺杂层272，第二掺杂层272和第一掺杂层271之间的鳍部上具有介质层230。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。